1.本技术涉及数字信号处理技术领域，具体而言，涉及一种数字射频存储器。
背景技术：2.数字射频存储器(digitai radio freguency memory，drfm)技术，其特点是以数字形式作为存储信号信息方式，能够对信号进行高速采样，即可以迅速地对射频和微波信号进行再现，因为是对雷达原信号的复制，所以干扰信号与雷达信号匹配。对雷达进行电子干扰主要是通过drfm对空间雷达信号进行接收，然后存储，再经过调制处理成特定的干扰信号，最后发射干扰信号去干扰雷达。
3.传统的drfm设备或模块，多采用标准工业架构，以cpci(compact peripheral component interconnect，紧凑型高速串行计算机扩展总线)架构，vpx架构居多，该架构虽然在通用性方面具有独有的优势，但是由于其必须适应标准架构自身的统一适用性要求，导致无论是cpci架构的drfm设备还是vpx架构的drfm设备，其尺寸，重量以及功耗都无法满足越来越多小型化低功耗领域的应用要求。
4.典型的drfm产品，采用标准工业架构，尺寸设计方面被标准限制，无法很好集成到小型化设计领域，同时功耗往往到达30w(vpx架构的功耗甚至达到50w)以上，而越来越多的应用领域，总体功耗也就只有30w左右，这也导致传统的drfm模块很难再低功耗，小型化的电子应用领域适用。并且，标准工业架构本身会对产品设计造成额外的成本负担，一般由于兼容标准所产生的额外成本大约在产品总成本的30％左右，因此设计小型化drfm模块可以有效的控制系统成本。
5.针对上述现有技术中的drfm设备架构无法满足小型化低功耗的技术问题，目前尚未提出有效的解决方案。
技术实现要素：6.本技术实施例提供了一种数字射频存储器，以至少解决现有技术中的drfm设备架构无法满足小型化低功耗的技术问题。
7.根据本技术实施例的一个方面，提供了一种数字射频存储器，包括：adc转换器、dac转换器、fpga、静态随机存取存储器sram、时钟，以及供电电源；
8.其中，时钟与adc转换器、dac转换器相连，用于提供工作时钟信号。
9.在上述任一实施例的基础上，adc转换器采用的型号为ev10aq190。
10.在上述任一实施例的基础上，adc的模拟信号输入端连接超小型版本sma接口，在模拟信号输入端和sma接口之间设有π型衰减器，π型衰减器和sma接口之间设有平衡器balun，用于将来自于sma接口的输入信号变为差分信号，以实现阻抗匹配。
11.在上述任一实施例的基础上，dac转换器采用的型号为ad9739bbcz。
12.在上述任一实施例的基础上，fpga采用的型号为kirtex 7系列xc7k325t
13.在上述任一实施例的基础上，fpga与adc转换器之间的采样数据传输采用源同步
接收方式，adc转换器的工作模式为des模式。
14.在上述任一实施例的基础上，fpga连接两个独立的sram，sram具体为四倍数据速率qdrii sram。
15.在上述任一实施例的基础上，qdrii sram采用的型号为cy7c15632kv18。
16.在上述任一实施例的基础上，fpga与adc转换器之间的接口，fpga与dac转换器之间的接口，以及fpga与sram之间的接口，均采用局部时钟网络。
17.在上述任一实施例的基础上，供电电源采用emi滤波器，用于将供电电源输出的线性电源分割开，分别为每路adc转换器，dac转换器单独供电。
18.在本技术实施例中，可以提供数字射频存储器，其中包括adc转换器、dac转换器、fpga、静态随机存取存储器sram、时钟，以及供电电源；其中的时钟与adc转换器、dac转换器、fpga、sram相连，用于提供工作时钟信号，进而解决了现有技术中的drfm设备架构无法满足小型化低功耗的技术问题。
附图说明
19.此处所说明的附图用来提供对本技术的进一步理解，构成本技术的一部分，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中：
20.图1是根据本技术实施例的一种数字射频存储器的硬件结构框图；
21.图2是根据本技术实施例的一种ev10aq190的内部结构示意图；
22.图3是根据本技术实施例的一种adtl2-18的应用电路图；
23.图4是根据本技术实施例的一种电容连接电路图；
24.图5是根据本技术实施例的一种sma单端接入电路图；
25.图6是根据本技术实施例的一种ad9739bbcz的内部结构框图；
26.图7是根据本技术实施例的一种sfdr与采样率的关系示意图；
27.图8是根据本技术实施例的一种ad9739bbcz的前端模拟电路图；
28.图9是根据本技术实施例的一种adclk914的电路连接示意图；
29.图10是根据本技术实施例的一种xc7k325t的资源信息图；
30.图11是根据本技术实施例的一种adc转换器的输出时序示意图；
31.图12是根据本技术实施例的一种fpga的内部接口逻辑结构示意图；
32.图13是根据本技术实施例的一种ad9739bbcz的数字输入接口示意图；
33.图14是根据本技术实施例的一种fpga的输出时序示意图；
34.图15是根据本技术实施例的一种fpga的接口示意图；
35.图16是根据本技术实施例的一种qdri i sram和fpga的管脚连接关系示意图；
36.图17是根据本技术实施例的一种核结构示意图；
37.图18是根据本技术实施例的另一种数字射频存储器的硬件结构框图；
38.图19是根据本技术实施例的一种psrr曲线示意图；
39.图20是根据本技术实施例的一种数字射频存储器的面板示意图。
具体实施方式
40.为了使本技术领域的人员更好地理解本技术方案，下面将结合本技术实施例中的
附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分的实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本技术保护的范围。
41.需要说明的是，本技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本技术的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
42.本技术实施例提供一种数字射频存储器，其硬件结构可以如图1所示。
43.数字射频存储器10可以包括：adc(analogue-to-digital conversion，模数转换)转换器11、dac(digital-to-analogue conversion，数模转换)转换器12、fpga(field programmable gate array，现场可编程逻辑门阵列)13、sram(static random-access memory，静态随机存取存储器)14、时钟15，以及供电电源16；其中，时钟15与adc转换器11、dac转换器12相连，用于提供工作时钟信号。
44.在一种可选的方案中，adc转换器采用的型号为ev10aq190。ev10aq190的采样时钟最大可到2.5ghz，采样位数10bit，内部四个adc核交织采样，采样率可到5.0g。其中，ev10aq190的主要技术指标如下：
45.采样精度10bits；
46.power 5.65w(typ)；
47.full power bandwidth3.0ghz(typ)；
48.enob 8.4bits(typ)610mhz；
49.snr 51db(typ)；
50.sfdr 63dbc(typ)
51.ev10aq190的内部结构如图2所示。其中，ev10aq190的信号定义如表1所示：
52.[0053][0054]
表1
[0055]
在一种可选的方案中，adc转换器11的模拟信号输入端连接前面板的sma(subminiature version a，超小型a版)接口，adc转换器11的模拟信号输入采用交流耦合方式，采用rf transfermor进行单端-差分转换，共模电压由片内产生。在模拟信号输入端和sma接口之间设有π型衰减器，π型衰减器和sma接口之间设有平衡器balun，用于将来自于sma接口的输入信号变为差分信号，以实现阻抗匹配。balun可以选用mini公司的adtl2-18，它能够在工作在-55～100℃，应用电路如图3所示。其中，adtl2-18可以将输入的模拟信号转换为差分信号。
[0056]
可选地，采样时钟输入可以采用交流耦合差分输入，其内部自偏置产生共模，隔直电容选用10nf陶瓷电容，连接电路可以如图4所示。
[0057]
在一种可选的方案中，由于adc转换器可以采用高速adc转换器，因此可以使用一个低抖动的时钟源，以防止adc转换器输出信噪比snr的降低，由于板卡需要与外部采样时钟同步驱动一片adc、一路驱动fpga，同时为满足自测试要求，需要本地提供vco，因此，可以选择ad9516-0作为时钟buffer。其中，ad9516-0的工作特性包括：最高工作频率达到2.6ghz，6路lvpecl输出，4路lvds输出，225fs jitter，3.3v供电。
[0058]
可选地，外部采样时钟采用sma单端交流耦合输入，由ad9516-0内部可以提供自偏置，输入时钟150mvpp～2vpp，其单端接入电路如图5所示。
[0059]
在一种可选的方案中，dac转换器12可以采用的型号为analog公司的ad9739bbcz。ad9739bbcz的主要特性包括：14bit量化精度；输出电流范围8.66ma-31.66ma；单通道模拟输出；最高2.5g参考时钟输入；双路ddr lvds输入，每一路的最高时钟速率为625mhz；串行spi接口；3.3v和1.8v工作电源，1.1w功耗；工作温度：-40℃≤ta≤+85℃。
[0060]
ad9739bbcz的内部结构框图如图6所示。其中，ad9739bbcz为高性能的14bitdac，其最高转换速率为2500msps，ad9739bbcz的信号定义如表2所示。
[0061]
信号名功能
db1[13:0]+/-db0[13:0]+/-dac数据dci+/-clk indco+/-clk outcsspisclkspisdospisdispiresetresetsync_out同步信号输出sync_in同步信号输入ioutp/ndac模拟输出i12010k欧姆电阻到地，产生120ua电流vref1nf电容到地daclk_n/p采样时钟输入irq终端输出，漏极开路，需上拉10k欧姆电阻
[0062]
表2
[0063]
可选地，ad9739bbcz采用电流输出方式，其满量程输出电流8ma～30ma可调，输出阻抗70欧姆，其输出无杂散动态范围sfdr与采样率的关系如图7所示。其中，ioutp提供满量程输出，ioutn提供输出直流偏置，其输出可以使用transfermor转换成单端输出，在设计输出电压和输出阻抗时ioutp和ioutn之间的电阻可以考虑进去，其内阻为70欧姆。
[0064]
ad9739bbcz前端模拟电路设计的框图可以如图8所示。根据图8中的电路，可以得到如下特征：
[0065]
rout＝(90+90)||70:1:1＝50.4；
[0066]
vout＝ioutfs*rout(ioutfs在8ma～30ma可调)；
[0067]
变压器型号：可以选择mabact0039(或etc1-1-13)和adtl1-12；
[0068]
频率范围：20～1200mhz；
[0069]
插损：2db，频率1.2ghz；
[0070]
主次级线圈比：1：1；
[0071]
输入功率：1w；
[0072]
工作温度：-20～+85℃。
[0073]
在一种可选的方案中，ad9739bbcz对输入时钟摆幅要求比较高，因此不能使用adc转换器11的时钟驱动buffer，本实施例可以选择ad9739bbcz推荐的时钟buffer adclk914。adclk914的电路连接如图9所示，其中，时钟输入0.2～2.8v，约为-13.5～9db。
[0074]
在一种可选的方案中，fpga13采用的型号为kirtex 7系列xc7k325t。xc7k325t的资源信息如图10所示。
[0075]
在一种可选的方案中，fpga13与adc转换器11之间的采样数据传输采用源同步接收方式，adc转换器11的工作模式为des模式，其输出时序如图11所示。
[0076]
在一种可选的方案中，fpga13内部接口逻辑结构如图12所示。其中，ad9739bbcz的数字输入接口如图13所示。ad9739bbcz作为高速的dac转换器12，其输入方式与高速adc转
换器11相同，也可采用交叉数据输入方式。因此，fpga13输出接口需要考虑数据与时钟15的源同步关系，其输出时序如图14所示。
[0077]
可选地，fpga13的接口实现方式可以参考如图15所示的设计。
[0078]
在一种可选的方案中，fpga13可以连接两个独立的sram14，sram14具体为四倍数据速率qdrii sram。
[0079]
标准的同步sram是高速缓冲存储以及数据计算应用的理想选择。可以采用的高速缓存芯片有zbt sram、ddrii sram、qdrii sram以及rldram等。其中：zbt sram即“零总线转向”型sram，这些sram在外围电路中包含了数据寄存器，用于实现流水线型的读和写操作，从而消除等待周期并实现峰值总线利用率。但是，zbt sram的数据读写都是单时钟沿的，且时钟频率也不高，通常在200mhz以内。
[0080]
ddrii sram具有很高的接口读写速度，但不能对存储芯片进行同时读写操作。qdrii sram和rldram具有一定的相似性，如独立的数据读写端口，双倍数据接口，回波时钟，可编程阻抗等。rldram存储阵列还是动态存储单元，属于一种改进型的dram，rldram可以运用循环配置寻址方案和特定存取顺序来实现100％的带宽利用率，但当进行随机数据存取时，利用率较低。此外，rldram在接连出现短数据存取操作时，初始延迟时间较长。
[0081]
qdrii sram由于是静态ram，数据的读操作延迟仅1个或者1.5个时钟周期。相比于rldram，qdrii sram在存取操作之间不需要任何等待，因此不会受到应用随机性的影响。
[0082]
因此，本实施例中，可以采用qdrii sram来实现存储。可选地，如图18所示，本实施例中的fpga上可以连接两个独立qdrii sram的控制器。其中，每个qdrii sram控制器的数据位宽36位，每个控制器两片18位的控制器，单板中一共八片qdrii sram芯片，每片的容量是72mbit。
[0083]
在一种可选的方案中，qdrii sram选用cypress公司的cy7c15632kv18，为fpga开发工具ise12.2 mig 3.5支持的型号，当然可以根据采购的情况更换芯片型号，然后根据更换的型号再修改mig工具中内存的参数。
[0084]
cy7c15632kv18的主要特性如下：
[0085]
2.5个时钟读延迟；
[0086]
双倍数据速率(ddr)接口，在550mhz频率下可实现1100mhz的数据传输速率，目前单端口估计可实现300mhz ddr 36bits＝2.4gb/s；
[0087]
4字突发(burst)，可以降低地址总线频率；
[0088]
两个输入时钟(k和k#)，能够实现精确的ddr时序；
[0089]
随路时钟(cq和cq#)，能够简化高速系统中的数据捕获；
[0090]
内核电压vdd 1.8v，i/o接口电压vddq最小1.4v，最大为内核电压vdd；
[0091]
hstl输入和驱动能力可调的hstl输出缓冲器；
[0092]
单片工作在550mhz频率时，最大工作电流920ma，工作在400mhz频率时，最大工作电流710ma。
[0093]
cy7c15632kv18的主要引脚描述如表3所示。
[0094]
[0095][0096]
表3
[0097]
可选地，qdri i sram和fpga13的管脚连接关系如图16所示。其中，利用mig生成的核结构如图17所示。
[0098]
在一种可选的方案中，fpga与adc转换器之间的接口，fpga与dac转换器之间的接口，以及fpga与sram之间的接口，均采用局部时钟网络。如图18所示，adc转换器、dac转换器分别连接不同的时钟芯片，其中adc转换器连接的时钟芯片可以是ad9516，dac转换器连接的时钟芯片可以是adclx9514。
[0099]
在一种可选的方案中，供电电源采用emi滤波器，用于将供电电源输出的线性电源分割开，分别为每路adc转换器，dac转换器单独供电。这样可以抑制两路模拟电路之间的干扰(主要来自电源的)。可选地，为了防止线性电源的电源抑制比psrr抑制不够，可以使用nfm18ps105r0j3增加纹波抑制，其特性曲线如图19所示。
[0100]
在一种可选的方案中，如图20所示，数字射频存储器10的面板尺寸可以是100mm*100mm*20mm。
[0101]
基于上述实施例，本技术的数字射频存储器通过采用上述架构，可以实现小型化drfm设计方案，在兼容了传统drfm产品的性能指标的同时，大大减少的模块尺寸，能够适应更多的小型化电子设备领域，例如无人机迷你干扰机，小型化模拟辐射源等。并且可以将模块功耗控制在8w以内，为drfm适配到那些功率有限的应用领域提供了可能，同时可以将原有的drfm产品的成本降低近50％，间接提高了整个系统的利润。
[0102]
此外，本技术的数字射频存储器可以采用工业标准器件的指标(-40℃-85℃)，实现了-50℃～85℃的宽温环境适应能力。
[0103]
上述本技术实施例序号仅仅为了描述，不代表实施例的优劣。
[0104]
在本技术的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
[0105]
在本技术所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可
以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。
[0106]
作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
[0107]
另外，在本技术各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
[0108]
以上所述仅是本技术的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本技术的保护范围。
