一种dc/dc升压系统的控制电路
技术领域
1.本实用新型属于电路设计技术领域，涉及一种dc/dc升压系统的控制电路。
背景技术：2.dc/dc升压系统的控制电路应用越来越广泛，例如，led照明、手机、耳机和穿戴式设备等电源升压的应用场景中。为使dc/dc升压系统工作在省电模式，业界通常采用控制电路来检测和控制dc/dc升压系统工作在轻负载模式下或重负载模式下。
3.请参阅图1，图1所示为现有技术中dc/dc升压系统的控制电路的示意图。如图所示，该控制电路包括第一分压电阻rfb1、第二分压电阻 rfb2、用于v1的稳压电容c1、用于v2的稳压电容c2、电感l1、第一晶体管q1、第二晶体管q2、固定最小导通时间模块(fixed min ontime)、振荡器模块osc、误差放大器模块eamp、比较器模块 pwmcmp、逻辑控制模块logic、驱动模块driver和电流过零比较模块zcdcmp。
4.其中，电压v1为输入电压信号，通常由各种电池或者太阳能产生的电压提供。电压v2为输出电压信号，给下级各种设备提供电压。在升压系统中，电压v1通常小于电压v2。固定最小导通时间模块(fixed min ontime)用来设定控制第一晶体管q1导通的最小时间。振荡器模块osc用来产生谐波信号ramp以及osc信号clk；误差放大器模块eamp用来将参考电压信号vref以及v2的反馈信号fb进行差值放大，输出comp 信号；比较器模块pwmcmp将comp信号和ramp信号进行比较，输出pwm信号；逻辑控制模块logic用于将pwm信号和clk综合成原始驱动信号dr1，驱动模块driver产生clkp和clkn分别控制第二晶体管 q2和第一晶体管q1的开通与关闭；电流过零比较模块zcdcmp用来监测电感l的电流是否为0；固定最小导通时间模块用于控制第一晶体管q1 最小导通时间，某些传统架构中也可不用最小导通时间模块。
5.上述电路的具体工作原理如下：当信号clkn和信号clkp为高电平时，第一晶体管q1导通，第二晶体管q2关闭，sw连接地端gnd(即低电平)，电感l的电流增加；当信号clkp和信号clkn为低电平时，第二晶体管q2导通，第一晶体管q1关闭，此时，sw为高电平， vsw＝v2+ron_q2*iq2，电感l的电流降低。
6.当电感l的电流降低为0时，vsw＝v2，此时，电流过零比较模块 zcdcmp(比较sw电压和v2电压)输出为高电平，即表明升压系统进入轻负载模式。若电感l的电流始终不会降到0，即vsw则始终大于电压 v2，说明升压系统一直工作在重负载模式。当然，在某些应用下，电感电流接近0，vsw＝v2+vo，vo是一较小电压值，电流过零比较模块 zcdcmp输出也为高电平，即表明升压系统进入轻负载模式。
7.当升压系统进入轻负载模式后，为了达到轻负载节能的效果，振荡器 osc的频率会降低(或者zcdcmp输出信号会关断振荡器osc，让其不再进行工作或者降低频率工作)，此时升压系统的整体工作频率降低，并且第一晶体管q1和第二晶体管q2被关断，以达到轻负载节能的效果。
8.然而，在上述的控制过程中，会造成第一晶体管q1导通时间忽大忽小的不稳定现
象；另外，工作在轻负载模式时，通常会用一固定的最小导通时间模块(fixed min on time)，用来限定第一晶体管q1导通的最小时间。
9.请参阅图2，图2所示为图1中dc/dc升压系统的clkn信号ton 的波形示意图。如图所示，由于最小导通时间(fixed min on time， minton)是固定的，对于不同电压v1和电压v2的应用场景时，该固定最小导通时间通常会设计的非常小，导致轻负载下系统工作的频率较大，无法达到较佳的轻负载效率。即现有技术中的clkn信号ton大小变化，系统不稳定，minton不利于轻载节能。
技术实现要素：10.为解决的上述技术问题，本实用新型提出一种dc/dc升压系统的控制电路，由于确保第一晶体管q1通断的时间在轻负载和重负载时相同，以实现当升压系统进入轻负载模式后的理想节能效果。
11.为实现上述目的，本实用新型的技术方案如下：
12.一种dc/dc升压系统的控制电路，用于将输入的直流电源电压信号 v1升压成直流电源电压信号v2输出；其包括：
13.第一晶体管q1、第一晶体管q2和电感l1；所述电感l1连接在所述直流电源电压信号v1输入端与所述第一晶体管q1和第二晶体管q2漏极连接点sw之间；所述第一晶体管q1的源极接地，第二晶体管q2的源极接所述直流电源电压信号v2的输出端；
14.电流过零比较模块zcdcmp，根据所述电源电压信号v1和电源电压信号v2，检测所述升压系统的负载工作模式并输出信号zc；其一输入端接连接点sw，另一输入端接所述直流电源电压信号v2的输出端；
15.pwm产生模块，用于产生一pwm信号和一固定周期频率信号；
16.恒定导通时间模块，根据所述电流过零比较模块zcdcmp获得的负载工作模式的检测结果，产生跟所述电源电压信号v1和电源电压信号v2成比例关系相关的固定导通时间，并输出相应的控制信号；
17.选通模块t1，其接收所述电流过零比较模块zcdcmp负载工作模式的检测结果，如果所述的检测结果为重负载工作模式，则输出所述pwm产生模块所产生的pwm信号；如果所述的检测结果为轻负载工作模式，则输出所述恒定导通时间模块输出的信号；
18.升压系统驱动控制模块，用于接收所述选通模块t1的输出以及固定周期频率信号，产生控制所述第二晶体管q2通断的信号clkp和控制所述第一晶体管q1通断的信号clkn，以确保所述第一晶体管q1通断的时间为恒定导通时间模块所设定的固定导通时间。较佳地，该固定导通时间跟v 2 与v1的差值成正比例关系，与v2本身成反比例关系。
19.进一步地，所述的dc/dc升压系统的控制电路还包括通断预控模块，当流经所述第一晶体管q1的电流大于一个预设的电流阈值，所述通断预控模块控制所述选通模块t1接收所述恒定导通时间模块的输出。
20.进一步地，所述通断预控模块包括一个逻辑门和一个电流监测模块；所述电流检测模块包括一个第零晶体管q0、比较器电路clcmp和电流源 ioc；所述逻辑与门的一个输入端接所述恒定导通时间模块的输出端，所述逻辑门的一个输入端接所述比较器电路clcmp的输出端，所述第零晶体管 q0是第一晶体管q1的镜像管，用于镜像第一晶体管q1的电流，
所述电流源ioc的电流为电流阈值；当所述第零晶体管q0的电流大于ioc时，所述比较器电路clcmp控制所述逻辑门允许所述恒定导通时间模块的输出。
21.进一步地，所述第一晶体管q1的恒定导通时间ton值为：
22.ton大于等于tosc*(v2-v1)/v2
23.其中，tosc为pwm产生模块的固定周期频率信号的周期时间。
24.进一步地，所述选通模块t1包括逻辑反向器inv1、传输门tg1和传输门tg2；所述逻辑反向器inv1的输入端、传输门tg1的下栅极和传输门tg2的上栅极接收所述电流过零比较模块zcdcmp的输出信号zc，所述逻辑反向器inv1的输出端、传输门tg1的上栅极和传输门tg2的下栅极连接在一起；所述传输门tg1和传输门tg2的输出端连接在一起，将输出结果输入到升压系统驱动控制模块；所述传输门tg1的通断控制所述恒定导通时间模块的通断，所述传输门tg2的通断控制所述信号pwm的通断；当进入轻负载模式时，所述传输门tg1导通，所述传输门tg2关闭；当进入重负载模式时，所述传输门tg2导通，所述传输门tg1关闭。
25.进一步地，所述恒定导通时间模块包括第五nmos晶体管q5、第六 nmos晶体管q6、第三pmos晶体管q3、第四pmos晶体管q4、用于产生设定ton时间的充电电流的电阻rton、用于设定ton时间的充电电容cton、运算放大器op1和用于产生ton时间的比较器toncmp；所述运算放大器op1的正端接所述控制电路输出端，所述运算放大器op1 的负端接所述第五nmos晶体管q5的源极，所述运算放大器op1的输出端接所述第五nmos晶体管q5的栅极；所述电阻rton接所述第五nmos晶体管q5的源极和接地端之间；第五nmos晶体管q5、第六 nmos晶体管q6、第三pmos晶体管q3、第四pmos晶体管q4的漏极和比较器toncmp的正极连接在一起，所述比较器toncmp的负极接电压vc，第三pmos晶体管q3和第四pmos晶体管q4的源极和栅极连接在一起，所述充电电容cton连接在所述第六nmos晶体管q6的漏极和源极之间，所述第六nmos晶体管q6的栅极接信号clkn；其中，电压vc为比较器toncmp的负端电压，其值为v2-v1；当信号dr 1为高电平时，所述第六nmos晶体管q6关断，第四pmos晶体管q4的电流对电容cton进行充电，其电压信号为vrc；当所述电容cton的上电压vrc大于比较器toncmp的负端信号vc时；所述比较器toncmp 产生一比较信号ton1，所述信号ton1为所述恒定导通时间模块的输出信号。
26.进一步地，所述pwm产生模块包括误差放大器模块eamp、比较器模块pwmcmp和振荡器osc，所述误差放大器模块eamp的正输入端接参考电压，所述误差放大器模块eamp另一个输入端接输出电压v2的分压，所述误差放大器模块eamp的输出端接所述比较器模块pwmcmp的负输入端；所述振荡器osc根据所述信号zc给所述比较器模块pwmcmp的正输入端提供锯齿波信号和给升压系统驱动控制模块提供固定周期频率，所述比较器模块pwmcmp的输出端接所述选通模块t1。
27.进一步地，所述升压系统驱动控制模块包括逻辑控制模块logic和驱动模块driver，所述逻辑控制模块logic接收脉冲时钟信号clk和所述选通模块t1的输出，产生驱动信号dr1到所述驱动模块driver，所述驱动模块driver输出信号clkp和信号clkn。
28.进一步地，所述逻辑控制模块logic为rs锁存器。
29.进一步地，所述固定周期频率为脉冲时钟信号clk。
30.进一步地，所述的dc/dc升压系统的控制电路还包括第一电容c1和第二电容c2，所述第一电容c1并接在所述直流电源电压信号v1输入端和接地端gnd之间；所述第二电容c2
并接在所述直流电源电压信号v2输出端和接地端gnd之间。
31.从上述技术方案可以看出，本实用新型中的dc/dc升压系统的控制电路，其在轻负载模式下增加了恒定导通时间控制模块(constant ontime)，重负载模式下的升压系统工作在定频(fixed frequency)模式，轻负载模式下的升压系统工作在恒定导通时间的模式。也就是说，由于本实用新型将第一晶体管q1导通时间固定，不仅实现了升压系统进入轻负载模式后的理想节能效果，且增加了升压系统在轻负载模式工作时的稳定性。
附图说明
32.图1所示为现有技术中dc/dc升压系统的控制电路示意图
33.图2所示为图1中dc/dc升压系统的clkn信号ton的波形示意图
34.图3所示为本实用新型dc/dc升压系统的控制电路一较佳实施例的示意图
35.图4所示为本实用新型dc/dc升压系统的控制电路中恒定导通时间模块的示意图
36.图5所示为本实用新型dc/dc升压系统的控制电路另一较佳实施例的示意图
37.图6所示为图3或图5中dc/dc升压系统的clkn信号ton的波形示意图
具体实施方式
38.下面结合附图3-6，对本实用新型的具体实施方式作进一步的详细说明。
39.需要说明的是，本实用新型与现有技术最大不同点为：在本实用新型的 dc/dc升压系统的控制电路中，增加了恒定导通时间模块和选通模块t1 来代替现有技术中的固定最小导通时间模块。
40.具体地，在本实用新型的下述实施例中，该dc/dc升压系统的控制电路，用于将输入的直流电源电压信号v1升压成直流电源电压信号v2输出；其可以主要包括第一晶体管q1、第一晶体管q2、电感l1、电流过零比较模块zcdcmp、pwm产生模块、选通模块t1、恒定导通时间模块和升压系统驱动控制模块。
41.其中，电感l1连接在直流电源电压信号v1输入端与第一晶体管q1 和第二晶体管q2漏极连接点sw之间；第一晶体管q1的源极接地，第二晶体管q2的源极接直流电源电压信号v2的输出端；电流过零比较模块 zcdcmp根据电源电压信号v1和电源电压信号v2，检测升压系统的负载工作模式并输出信号zc；其一输入端接连接点sw，另一输入端接直流电源电压信号v2的输出端；pwm产生模块用于产生一pwm信号和一固定周期频率(例如，脉冲时钟信号clk)；恒定导通时间模块根据电流过零比较模块zcdcmp获得的负载工作模式的检测结果，产生跟电源电压信号 v1和电源电压信号v2成比例关系相关的固定导通时间，并输出相应的控制信号；选通模块t1，其接收电流过零比较模块zcdcmp负载工作模式的检测结果，如果的检测结果为重负载工作模式，则输出pwm产生模块所产生的pwm信号；如果的检测结果为轻负载工作模式，则输出恒定导通时间模块输出的信号；升压系统驱动控制模块，用于接收选通模块t1的输出以及固定周期频率，产生控制第二晶体管q2通断的信号clkp和控制第一晶体管q1通断的信号clkn，以确保第一晶体管q1通断的时间在轻负载和重负载时相同。
42.也就是说，当系统工作在轻负载节能模式时，系统工作在恒定导通时间 (constant on time)下，并该恒定导通时间(第一晶体管q1固定导通时间)跟系统工作在重负载下稳定时导通时间是一致的，这样会使得系统在无论是轻负载还是重负载下，第一晶
体管q1的导通时间保持一致，这样非常有利于系统在轻负载工作时的稳定性。
43.实施例1
44.请参阅图3，图3所示为本实用新型dc/dc升压系统的控制电路一较佳实施例的示意图。如图所示，该dc/dc升压系统的控制电路，其包括第一分压电阻rfb1、第二分压电阻rfb2、用于v1的稳压电容c1、用于 v2的稳压电容c2、电压源dc、电感l1、第一晶体管q1、第二晶体管 q2、恒定导通时间模块、选通模块t1、振荡器模块osc、误差放大器模块eamp、比较器模块pwmcmp、逻辑控制模块logic、驱动模块 driver和电流过零比较模块zcdcmp；电压v1为所述控制电路输入端的电压信号，电压v2为控制电路输出端的电压信号，电压v1通常小于电压v2。
45.具体地，电感l1连接在节点sw和控制电路输入端之间，节点sw为电流过零比较模块zcdcmp的一输入端与第一晶体管q1的漏极和第二晶体管q2的漏极的连接点，第一晶体管q1的源极连接地端；电压源dc和稳压电容c1并接于控制电路输入端和接地端之间；控制电路输出端与电流过零比较模块zcdcmp的另一输入端、稳压电容c2的一端、第一分压电阻rfb1的一端和第二晶体管q2的源极连接在一起，稳压电容c2的一端连接地端；驱动模块driver接收电流过零比较模块zcdcmp输出信号 zc和逻辑控制模块logic的输出dr1，并输出信号clkp到第二晶体管 q2的栅极，以及输出信号clkn到第一晶体管q1的栅极；振荡器模块 osc接收电流过零比较模块zcdcmp的输出zc，并输出脉冲时钟信号 clk到恒定导通时间模块和逻辑控制模块logic，以及输出锯齿波信号 ramp到比较器模块pwmcmp的正输入端；恒定导通时间模块分别与控制电路输入端、控制电路输出端和选通模块t1的第一输入端相连；选通模块t1的第二输入端接收比较器模块pwmcmp的pwm信号；逻辑控制模块logic接收脉冲时钟信号clk和选通模块t1的输出，产生驱动信号 dr1到驱动模块driver；第二分压电阻rfb2连接在第一分压电阻 rfb1的另一端和地之间；误差放大器模块eamp的正输入端接参考电压，误差放大器模块eamp与第一分压电阻rfb1和第二分压电阻rfb2 连接点相连，误差放大器模块eamp的输出端接比较器模块pwmcmp的负输入端。
46.其中，恒定导通时间模块用于设定在轻负载下第一晶体管q1的导通时间，选通模块t1用于第一晶体管q1导通控制信号的切换。
47.在本实用新型的实施例中，用电流过零比较模块zcdcmp来判断系统是否进入轻负载模式，当进入轻负载模式后；恒定导通时间模块用来产生一固定的恒定导通时间(constant on time)值ton，该恒定导通时间跟v 2与v1的差值成正比例关系，与v2本身成反比例关系。
48.并且，该恒定导通时间值可以为：
49.ton＝tosc*(v2-v1)/v2；或
50.ton》tosc*(v2-v1)/v2
51.其中，tosc为pwm产生模块的固定周期频率信号的周期时间。
52.具体地，逻辑控制模块logic可以为rs锁存器，当工作在轻负载模式时，选通模块t1将恒定导通时间值ton信号代替pwm信号与脉冲时钟信号clk经逻辑控制模块logic进行rs锁存产生信号dr1；当工作在重负载模式时，选通模块t1依然使用pwm信号与脉冲时钟信号clk经逻辑控制模块logic进行rs锁存产生信号dr1。该信号dr1通过驱动模块driver产生信号clkp和信号clkn。
53.在本实用新型的实施例中，当系统不论工作在轻负载模式和重负载模式时，第一晶体管q1的导通时间相同，当系统工作在轻负载模式下，电流过零比较模块zcdcmp输出信号zc为高电平，第一晶体管q1的导通控制信号由恒定导通时间模块的输出决定；当工作在重负载模式下，电流过零比较模块zcdcmp输出信号zc为低电平，第一晶体管q1的导通控制信号由比较器模块pwmcmp的输出决定。
54.在本实用新型的实施例中，选通模块t1还可以用图3虚线框中的具体电路实现，如图所示，选通模块t1可以包括逻辑反向器inv1、传输门 tg1和传输门tg2；逻辑反向器inv1的输入端、传输门tg1的下栅极和传输门tg2的上栅极接收信号zc，逻辑反向器inv1的输出端、传输门 tg1的上栅极和传输门tg2的下栅极连接在一起；传输门tg1和传输门 tg2的输出端连接在一起，将输出结果输入到逻辑控制模块logic；恒定导通时间模块控制传输门tg1的通断，比较器模块pwmcmp的输出信号 pwm控制传输门tg2的通断；当进入轻负载模式时，信号zc为高电平，传输门tg1导通，传输门tg2关闭；当进入重负载模式时，zc为低电平，传输门tg2导通，传输门tg1关闭。
55.请参阅图4，图4所示为本实用新型dc/dc升压系统的控制电路中恒定导通时间模块的示意图。在本实用新型的实施例中，恒定导通时间模块包括第五nmos晶体管q5、第六nmos晶体管q6、第三pmos晶体管 q3、第四pmos晶体管q4、用于产生设定ton时间的充电电流的电阻 rton、用于设定ton时间的充电电容cton、运算放大器op1和用于产生ton时间的比较器toncmp。
56.运算放大器op1的正端接控制电路输出端，运算放大器op1的负端接第五nmos晶体管q5的源极，运算放大器op1的输出端接第五nmos 晶体管q5的栅极；电阻rton接第五nmos晶体管q5的源极和接地端之间；第五nmos晶体管q5、第六nmos晶体管q6、第三pmos晶体管q3、第四pmos晶体管q4的漏极和比较器toncmp的正极连接在一起，比较器toncmp的负极接电压vc，第三pmos晶体管q3和第四 pmos晶体管q4的源极和栅极连接在一起，充电电容cton连接在第六 nmos晶体管q6的漏极和源极之间，第六nmos晶体管q6的栅极接信号clkn。
57.其中，电压vc为比较器toncmp的负端电压，其值为v2-v1；运算放大器op1为用于产生流过第五nmos晶体管q5和第三pmos晶体管 q3的电流i1；i1＝v2/rton；第四pmos晶体管q4为第三pmos晶体管q3的镜像管，iq4＝k*iq3，k为流过第四pmos晶体管q4相对于流过第三pmos晶体管q3的电流比例值。
58.ton时间为第一晶体管q1的恒定导通时间；tosc为振荡器模块 osc的工作频率，充电电阻rton和充电电容cton的取值要满足：
59.ton＝tosc*(v2-v1)/v2
60.当信号clkn为高电平时，第六nmos晶体管q6关断，第四pmos 晶体管q4的电流对电容cton进行充电，其电压信号为vrc；
61.当电容cton的上电压vrc大于比较器toncmp的负端信号vc 时；比较器toncmp产生一比较信号ton1，信号ton1为恒定导通时间模块的输出信号。
62.因此，从上述技术方案可以看出，本实用新型通过在轻负载模式下，通过去掉固定最小导通时间模块(fixed min on time)，同时增加了恒定导通时间模块和选通模块t1，让系统在重负载下工作在定频(fixedfrequency)模式下，而在轻负载工作在恒定导通时间(constant ontime)模式下。
63.在本实用新型的一些实施例中，固定最小导通时间模块(fixedminontime)和恒定导通时间模块可以同时存在，当恒定导通时间模块产生的时间小于固定最小导通时间模块(fixedminontime)，第一晶体管q1的恒定导通时间为较大者。
64.实施例2
65.在本实用新型的实施例中，通过增加了一通断预控模块，当流经所述第一晶体管q1的电流大于一个预设的电流阈值，所述通断预控模块控制所述选通模块t1接收所述恒定导通时间模块的输出。即第一晶体管q1导通时间不仅要满足ton》＝tosc*(v2-v1)/v2，还要满足这导通q1的导通电流达到一设定的电流值。
66.具体地，该通断预控模块包括一个逻辑门和一个电流监测模块；所述电流检测模块包括一个第零晶体管q0、比较器电路clcmp和电流源ioc；所述逻辑门的一个输入端接所述恒定导通时间模块的输出端，所述逻辑门的一个输入端接所述比较器电路clcmp的输出端，所述第零晶体管q0是第一晶体管q1的镜像管，用于镜像第一晶体管q1的电流，所述电流源ioc的电流为电流阈值；当所述第零晶体管q0的电流大于ioc时，所述比较器电路clcmp控制所述逻辑与门允许所述恒定导通时间模块的输出。
67.请参阅图5，图5所示为本实用新型dc/dc升压系统的控制电路另一较佳实施例的示意图。如图所示，该dc/dc升压系统的控制电路，其包括第一分压电阻rfb1、第二分压电阻rfb2、用于v1的稳压电容c1、用于v2的稳压电容c2、电压源dc、电感l1、逻辑与门、第一晶体管q1、第二晶体管q2、恒定导通时间模块、选通模块t1、振荡器模块osc、误差放大器模块eamp、比较器模块pwmcmp、比较器模块clcmp、第零晶体管q0、逻辑控制模块logic、驱动模块driver、参考电流源ioc和电流过零比较模块zcdcmp；电压v1为控制电路输入端的电压信号，电压v2为控制电路输出端的电压信号，电压v1通常小于电压v2。
68.具体地，电感l1连接在节点sw和控制电路输入端之间，节点sw为电流过零比较模块zcdcmp的一输入端与第一晶体管q1的漏极、比较器模块clcmp的一输入端和第二晶体管q2的漏极的连接点，第一nmos晶体管q1的源极连接地端；电压源dc和稳压电容c1并接于控制电路输入端和接地端之间；控制电路输出端与电流过零比较模块zcdcmp的另一输入端、稳压电容c2的一端、第一分压电阻rfb1的一端和第二晶体管q2的源极连接在一起，稳压电容c2的一端连接地端；驱动模块driver接收电流过零比较模块zcdcmp输出信号zc和逻辑控制模块logic的输出dr1，并输出信号clkp到第二晶体管q2的栅极，以及输出信号clkn到第一晶体管q1的栅极；振荡器模块osc接收电流过零比较模块zcdcmp的输出，并输出脉冲时钟信号clk到恒定导通时间模块和逻辑控制模块logic，以及输出锯齿波信号ramp到比较器模块pwmcmp的正输入端；恒定导通时间模块分别与控制电路输入端、控制电路输出端和逻辑门的一输入端相连；逻辑与门的输出端与选通模块t1的第一输入端相连；选通模块t1的第二输入端接收比较器模块pwmcmp的pwm信号；逻辑控制模块logic接收脉冲时钟信号clk和选通模块t1的输出，产生驱动信号dr1到驱动模块driver；第二分压电阻rfb2连接在第一分压电阻rfb1的另一端和地之间；误差放大器模块eamp的正输入端接参考电压，误差放大器模块eamp与第一分压电阻rfb1和第二分压电阻rfb2连接点相连，误差放大器模块eamp的输出端接比较器模块pwmcmp的负输入端；比较器模块clcmp的另一输入端接收参考电流源ioc的电流，并与第零晶体管q0的漏极相连，第零晶体管q0的源极接地，第零晶体管q0的栅极接信号clkn；比较器模块clcmp的输出端接逻辑门的另一输入端。
69.其中，恒定导通时间模块输出信号ton1，用于设定在轻负载下第一晶体管q1的导通时间；选通模块t1用于第一晶体管q1导通控制信号的切换，以使不论系统工作在轻负载模式和重负载模式时，第一晶体管q1的导通时间相同；比较器电路clcmp用于检测流经第一晶体管q1的电流，第零晶体管q0是第一晶体管q1的镜像管，用于镜像第一晶体管q1的电流；当第零晶体管q0的电流大于ioc时，比较器电路clcmp反转。
70.当系统工作在轻负载模式和重负载模式时，第一晶体管q1的导通时间相同，当系统工作在轻负载模式下，电流过零比较模块zcdcmp输出信号 zc为高电平，第一晶体管q1的导通控制信号由恒定导通时间模块的输出决定；当工作在重负载模式下，电流过零比较模块zcdcmp输出信号zc 为低电平，第一晶体管q1的导通控制信号由比较器模块pwmcmp的输出决定。
71.与实施例1相同，在本实用新型的实施例中，用电流过零比较模块zcdcmp来判断系统是否进入轻负载模式，当进入轻负载模式后；恒定导通时间模块用来产生一固定的恒定导通时间(constant on time)值 ton，该恒定导通时间跟v 2与v1的差值成正比例关系，与v2本身成反比例关系并且，该恒定导通时间值可以为：
72.ton＝tosc*(v2-v1)/v2；或
73.ton》tosc*(v2-v1)/v2
74.其中，tosc为pwm产生模块的固定周期频率信号的周期时间。
75.具体地，逻辑控制模块logic可以为rs锁存器，当工作在轻负载模式时，选通模块t1将恒定导通时间值ton信号代替pwm信号与脉冲时钟信号clk经逻辑控制模块logic进行rs锁存产生信号dr1；当工作在重负载模式时，选通模块t1依然使用信号pwm与脉冲时钟信号clk经逻辑控制模块logic进行rs锁存产生信号dr1；该信号dr1通过驱动模块driver产生信号clkp和信号clkn。
76.同理，实施例1中的恒定导通时间模块和选通模块t1的具体电路也同样可以引用到实施例2中，在此不再赘述。
77.需要特别说明的是，比较器模块clcmp的正端接vsw信号(该 vsw信号为sw节点的电压值)；其负端接电压vq0， vq0＝ioc*ron_q0；ron_q0为第零nmos晶体管q0的导通阻抗。
78.当电压vsw大于电压vq0时，比较器clcmp的输出信号vcl变为高电平，此时，恒定导通时间模块的输出信号ton1才能通过逻辑门，经过选通模块t1来控制q1端的关闭。
79.也就是说，第一晶体管q1导通时间不仅要满足ton》＝tosc*(v2
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v1)/v2，还要满足这导通第一nmos晶体管q1的导通电流达到一设定的电流值，该电流值icl＝ioc*m1；m1为第一晶体管q1和第零晶体管q0 的一比例值。
80.请参阅图6，图6所示为图3或图5中dc/dc升压系统的clkn信号 ton的波形示意图。如图所示，本实用新型dc/dc升压系统的clkn信号ton固定，非常利于轻负载节能的波形形成；且ton的值与电源输入电压v1和电源输出v2相关，使第一晶体管q1导通时间跟系统工作在重负载下稳定时导通时间一致。即本发明电路的clkn信号ton固定，系统稳定；ton的值跟v1和v2相关，跟重载时的on time值是一致的。
81.以上所述的仅为本实用新型的优选实施例，所述实施例并非用以限制本实用新型的专利保护范围，因此凡是运用本实用新型的说明书及附图内容所作的等同结构变化，同理均应包含在本实用新型的保护范围内。
技术特征：1.一种dc/dc升压系统的控制电路，用于将输入的直流电源电压信号v1升压成直流电源电压信号v2输出；其特征在于，包括：第一晶体管q1、第二晶体管q2和电感l1；所述电感l1连接在所述直流电源电压信号v1输入端与所述第一晶体管q1和第二晶体管q2漏极连接点sw之间；所述第一晶体管q1的源极接地，第二晶体管q2的源极接所述直流电源电压信号v2的输出端；电流过零比较模块zcdcmp，根据所述电源电压信号v1和电源电压信号v2，检测所述升压系统的负载工作模式并输出信号zc；其一输入端接连接点sw，另一输入端接所述直流电源电压信号v2的输出端；pwm产生模块，用于产生一pwm信号和一固定周期频率信号；恒定导通时间模块，根据所述电流过零比较模块zcdcmp获得的负载工作模式的检测结果，产生跟所述电源电压信号v1和电源电压信号v2成比例关系相关的固定导通时间，并输出相应的控制信号；选通模块t1，其接收所述电流过零比较模块zcdcmp负载工作模式的检测结果，如果所述的检测结果为重负载工作模式，则输出所述pwm产生模块所产生的pwm信号；如果所述的检测结果为轻负载工作模式，则输出所述恒定导通时间模块输出的信号；升压系统驱动控制模块，用于接收所述选通模块t1的输出以及固定周期频率信号，产生控制所述第二晶体管q2通断的信号clkp和控制所述第一晶体管q1通断的信号clkn，以确保所述第一晶体管q1通断的时间在轻负载下为该固定导通时间。2.根据权利要求1所述的dc/dc升压系统的控制电路；其特征在于，还包括通断预控模块，当流经所述第一晶体管q1的电流大于一个预设的电流阈值，所述通断预控模块控制所述选通模块t1接收所述恒定导通时间模块的输出。3.根据权利要求2所述的dc/dc升压系统的控制电路；其特征在于，所述通断预控模块包括一个逻辑门和一个电流监测模块；所述电流检测模块包括一个第零晶体管q0、比较器电路clcmp和电流源ioc；所述逻辑门的一个输入端接所述恒定导通时间模块的输出端，所述逻辑门的一个输入端接所述比较器电路clcmp的输出端，所述第零晶体管q0是第一晶体管q1的镜像管，用于镜像第一晶体管q1的电流，所述电流源ioc的电流为电流阈值；当所述第零晶体管q0的电流大于ioc时，所述比较器电路clcmp控制所述逻辑门允许所述恒定导通时间模块的输出。4.根据权利要求1所述的dc/dc升压系统的控制电路；其特征在于，所述第一晶体管q1的恒定导通时间ton值为：ton大于等于tosc*(v2-v1)/v2其中，tosc为pwm产生模块的固定周期频率信号的周期时间。5.根据权利要求1所述的dc/dc升压系统的控制电路；其特征在于，还包括一固定最小导通时间模块，当恒定导通时间模块产生的时间小于固定最小导通时间模块，第一晶体管q1在轻负载下的恒定导通时间为较大者。6.根据权利要求1至5任意一个所述的dc/dc升压系统的控制电路；其特征在于，所述选通模块t1包括逻辑反向器inv1、传输门tg1和传输门tg2；所述逻辑反向器inv1的输入端、传输门tg1的下栅极和传输门tg2的上栅极接收所述电流过零比较模块zcdcmp的输出信号zc，所述逻辑反向器inv1的输出端、传输门tg1的上栅极和传输门tg2的下栅极连接在一起；所
述传输门tg1和传输门tg2的输出端连接在一起，将输出结果输入到升压系统驱动控制模块；所述传输门tg1的通断控制所述恒定导通时间模块的通断，所述传输门tg2的通断控制信号pwm的通断；当进入轻负载模式时，所述传输门tg1导通，所述传输门tg2关闭；当进入重负载模式时，所述传输门tg2导通，所述传输门tg1关闭。7.根据权利要求1至5任意一个所述的dc/dc升压系统的控制电路；其特征在于，所述恒定导通时间模块包括第五nmos晶体管q5、第六nmos晶体管q6、第三pmos晶体管q3、第四pmos晶体管q4、用于产生设定ton时间的充电电流的电阻rton、用于设定ton时间的充电电容cton、运算放大器op1和用于产生ton时间的比较器toncmp；所述运算放大器op1的正端接所述控制电路输出端，所述运算放大器op1的负端接所述第五nmos晶体管q5的源极，所述运算放大器op1的输出端接所述第五nmos晶体管q5的栅极；所述电阻rton接所述第五nmos晶体管q5的源极和接地端之间；第五nmos晶体管q5、第六nmos晶体管q6、第三pmos晶体管q3、第四pmos晶体管q4的漏极和比较器toncmp的正极连接在一起，所述比较器toncmp的负极接电压vc，第三pmos晶体管q3和第四pmos晶体管q4的源极和栅极连接在一起，所述充电电容cton连接在所述第六nmos晶体管q6的漏极和源极之间，所述第六nmos晶体管q6的栅极接信号clkn；其中，电压vc为比较器toncmp的负端电压，其值为v2-v1；当信号dr 1为高电平时，所述第六nmos晶体管q6关断，第四pmos晶体管q4的电流对电容cton进行充电，其电压信号为vrc；当所述电容cton的上电压vrc大于比较器toncmp的负端信号vc时；所述比较器toncmp产生一比较信号ton1，所述信号ton1为所述恒定导通时间模块的输出信号。8.根据权利要求1所述的dc/dc升压系统的控制电路，其特征在于，所述pwm产生模块包括误差放大器模块eamp、比较器模块pwmcmp和振荡器osc，所述误差放大器模块eamp的正输入端接参考电压，所述误差放大器模块eamp另一个输入端接输出电压v2的分压，所述误差放大器模块eamp的输出端接所述比较器模块pwmcmp的一输入端；所述振荡器osc根据所述信号zc给所述比较器模块pwmcmp的另外一输入端提供锯齿波信号和给升压系统驱动控制模块提供固定周期频率，所述比较器模块pwmcmp的输出端接所述选通模块t1。9.根据权利要求1所述的dc/dc升压系统的控制电路，其特征在于，所述升压系统驱动控制模块包括逻辑控制模块logic和驱动模块driver，所述逻辑控制模块logic接收脉冲时钟信号clk和所述选通模块t1的输出，产生驱动信号dr1到所述驱动模块driver，所述驱动模块driver输出信号clkp和信号clkn。10.根据权利要求1所述的dc/dc升压系统的控制电路，其特征在于，还包括第一电容c1和第二电容c2，所述第一电容c1并接在所述直流电源电压信号v1输入端和接地端gnd之间；所述第二电容c2并接在所述直流电源电压信号v2输出端和接地端gnd之间。
技术总结一种DC/DC升压系统的控制电路，用于将电压信号V1升压成电压信号V2输出；第一晶体管Q1、第二晶体管Q2、电感L1、恒定导通时间模块、选通模块T1、PWM产生模块、升压系统驱动控制模块和电流过零比较模块ZCDCMP；选通模块T1根据所接收电流过零比较模块ZCDCMP对升压相同负载工作模式的检测结果，输出PWM产生模块所产生的PWM信号或恒定导通时间模块输出的信号；升压系统驱动控制模块接收选通模块T1的输出产生控制第二晶体管Q2通断的信号CLKP和控制第一晶体管Q1通断的信号CLKN，以确保第一晶体管Q1通断的时间在轻负载下为恒定导通时间模块所设定的固定导通时间。因此，本实用新型使重负载模式下的升压系统工作在定频模式，轻负载模式下的升压系统工作在恒定导通时间的模式。式。式。
技术研发人员：邵超
受保护的技术使用者：无锡裕芯电子科技有限公司
技术研发日：2021.09.18
技术公布日：2022/7/5
