1.本发明属于半导体功率器件技术领域，尤其涉及一种屏蔽栅型功率器件及其制造方法。
背景技术：2.在半导体功率器件领域中，现有的比较先进的带有屏蔽栅结构的功率器件与传统的功率器件相比，其米勒电容大幅减少且导通压降大幅下降，使得器件有更低的折中损耗，因此带有屏蔽栅结构的功率器件具有的优良性能使得其在应用中具有很大的优势。但现有屏蔽栅型功率器件，在米勒电容降低的同时，无法进一步降低其输入电容，甚至由于屏蔽栅的存在，使得输入电容较传统的功率器件更大，限制了其更高频的应用，所以屏蔽栅功率器件有进一步改进的空间。
技术实现要素：3.发明目的：针对现有技术中屏蔽栅型功率器件的米勒电容降低的同时，无法进一步降低其输入电容的问题，本发明公开了一种屏蔽栅型功率器件及其制造方法，克服了常见的屏蔽栅结构的大输入电容的缺陷，降低了器件整体开通时间和动态损耗。
4.技术方案：为实现上述技术目的，本发明采用以下技术方案：一种屏蔽栅型功率器件，包括半导体衬底、第一介质层、第一导电层、第二介质层、第二导电层、第三介质层、第三导电层、体区、源区、层间膜、接触孔、正面金属层和漏极；所述体区设置于半导体衬底上表面，所述源区设置于体区上表面；所述源区上表面设置有若干第一沟槽，第一沟槽底面和侧面覆盖有第一介质层，第一介质层内侧填充第一导电层，所述第一导电层上表面设置有第二沟槽，第二沟槽底面和侧面覆盖有第二介质层，第二介质层内侧填充第二导电层，所述第二导电层上表面设置有第三沟槽，第三沟槽底面和侧面覆盖有第三介质层，第三介质层内侧填充第三导电层，第一导电层上表面、裸露的第一介质层上表面、第二导电层上表面、裸露的第二介质层上表面、第三导电层上表面、裸露的第三介质层上表面均与源区上表面齐平；所述源区上表面、裸露的第一介质层上表面、第一导电层上表面、裸露的第二介质层上表面、第二导电层上表面、裸露的第三介质层上表面和第三导电层上表面设置有层间膜，层间膜中设置有若干上下贯通的接触孔，且接触孔设置于第一导电层和第三导电层上方；所述层间膜上表面设置有正面金属层，正面金属层包括功率器件的源性电极和栅性电极；所述第一导电层与所述功率器件的栅极电性相接，所述第二导电层不连接功率器件的源性电极和栅性电极，所述第三导电层与所述功率器件的源极电性相接，所述源区与所述功率器件的源极电性相接；所述漏极设置于半导体衬底下表面。
5.优选的，所述第二沟槽底面低于第一沟槽底面；
所述第三沟槽底面可选择的低于或者高于第二沟槽底面。
6.优选的于，所述半导体衬底为第一掺杂类型，体区为第二掺杂类型，源区为第一掺杂类型，第一掺杂类型和第二掺杂类型分别为n型或者p型中的一种且第一掺杂类型和第二掺杂类型不相同。
7.优选的，第二沟槽底面与源区上表面之间的深度范围为1~4um。
8.优选的，所述半导体衬底的材料为硅或者碳化硅。
9.一种屏蔽栅型功率器件的制造方法，用于制造上述任一所述的栅型功率器件，包括如下步骤：步骤s1：提供一半导体衬底，在完成前期终端工艺后，在半导体衬底上表面淀积一层氧化硅作为掩膜层，采用光刻工艺在掩膜层中定义出若干沟槽的形成区域；步骤s2：对所述沟槽的形成区域下的所述半导体衬底进行各向异性和各项同性刻蚀形成第一沟槽；步骤s3：在所述第一沟槽底面和侧面各项同性的淀积形成第一介质层，并填充及回刻形成第一导电层；步骤s4：对所述沟槽的形成区域下的所述第一导电层、第一介质层和半导体衬底进行各向异性和各项同性刻蚀形成第二沟槽；步骤s5：在所述第二沟槽底面和侧面各项同性的淀积形成第二介质层，并填充及回刻形成第二导电层；步骤s6：对所述沟槽的形成区域下的所述第二导电层或者第二导电层、第二介质层和半导体衬底的组合进行各向异性和各项同性刻蚀形成第三沟槽；步骤s7：在所述第三沟槽底面和侧面各项同性的淀积形成第三介质层，并填充及回刻形成第三导电层；步骤s8：去除半导体衬底上表面的掩膜层，在各所述第一沟槽之间的所述半导体衬底上表面通过注入和退火工艺形成第二掺杂导电类型的体区，在所述体区上表面形成有第一掺杂类型的源区；步骤s9：在所述源区上表面形成层间膜，层间膜中设有接触孔，层间膜上表面以及接触孔中填充有正面金属层，对所述正面金属层进行图形化形成源性电极和栅性电极；步骤s10：将所述半导体衬底下表面进行常规的减薄、注入激活、金属化等处理，形成漏极，完成器件加工。
10.有益效果：与现有技术相比，本发明具有如下有益效果：本发明的功率器件器件在具有屏蔽栅的典型优点，即低的米勒电容和比导通电阻，同时也克服了常见的屏蔽栅结构的大输入电容的缺陷，使得器件整体开通时间变得更短，动态损耗变得更小；且利用了多次自对准刻蚀工艺，不仅节省了光刻次数，而且工艺稳定可控利于量产。
附图说明
11.图1为本发明所述功率器件的垂直剖面结构示意图；图2a-图2j是本发明所述功率器件的制造方法流程示意图；
其中，10-半导体衬底；11-掩膜层；12-沟槽的形成区域；20-第一沟槽；31-第一介质层；32-第一导电层；40-第二沟槽；51-第二介质层；52-第二导电层；60-第三沟槽；71-第三介质层；72-第三导电层；81-体区；82-源区；91-层间膜；93-正面金属层；100-漏极。
具体实施方式
12.下面结合附图和实施例对本发明进行详细的说明和解释。
13.为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合说明书附图对本发明的具体实施方式做详细的说明，显然所描述的实施例是本发明的一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明的保护的范围。
14.为清楚地说明本发明的具体实施方式，说明书附图中所列示意图，放大了本发明所述的层和区域的厚度，且所列图形大小并不代表实际尺寸；说明书附图是示意性的，不应限定本发明的范围。说明书中所列实施例不应仅限于说明书附图中所示区域的特定形状，而是包括所得到的形状如制造引起的偏差等，如刻蚀得到的曲线通常具有弯曲或圆润的特点，在本发明实施例中均以矩形表示。
15.本发明公开了一种屏蔽栅型功率器件及其制造方法，在具有屏蔽栅结构的典型优点，即低的米勒电容和比导通电阻的同时，也克服了常见的屏蔽栅结构的大输入电容的缺陷，使得功率器件整体开通时间变得更短，动态损耗变得更小。
16.如图1所示，本发明所述的一种屏蔽栅型功率器件，包括半导体衬底10、第一介质层31、第一导电层32、第二介质层51、第二导电层52、第三介质层71、第三导电层72、体区81、源区82、层间膜91、接触孔92、正面金属层93和漏极100。
17.所述半导体衬底10为第一掺杂类型，半导体衬底10的材料为硅或者碳化硅。所述漏极100设置于半导体衬底10下表面，半导体掺杂指在本征半导体区域中掺入杂质原子，使其形成n型或者p型半导体区。
18.所述体区81设置于半导体衬底10上表面，所述源区82设置于体区81上表面，体区81为第二掺杂类型，源区82为第一掺杂类型重掺杂，重掺杂指掺入杂质原子浓度较高。
19.其中，第一掺杂类型和第二掺杂类型分别为指定n型或者p型中的一种且第一掺杂类型和第二掺杂类型不相同。
20.所述源区82上表面设置有若干第一沟槽20，第一沟槽20底面和侧面覆盖有第一介质层31，第一介质层31内侧填充第一导电层32，第一导电层32上表面、裸露的第一介质层31上表面与源区82上表面齐平；所述第一导电层32上表面设置有第二沟槽40，第二沟槽40底面低于第一沟槽20底面，优选的，第二沟槽40底面与源区82上表面之间的深度在1~4um之间；第二沟槽40底面和侧面覆盖有第二介质层51，第二介质层51内侧填充第二导电层52，第二导电层52上表面、裸露的第二介质层51上表面与源区82上表面齐平；所述第二导电层52上表面设置有第三沟槽60，第三沟槽60底面可选择的低于或者高于第二沟槽40底面，其中，第三沟槽60底面与源区82上表面之间的深度越深，功率器件的弥勒电容越低，输入电容越高，因此第三沟槽60底面的具体深度根据所需功率器件的标准确定。第三沟槽60底面和侧面覆盖有第三介质层71，第三介质层71内侧填充第三导电层72，
第三导电层72上表面、裸露的第三介质层71上表面与源区82上表面齐平。
21.优选的，根据实际工艺能力和器件性能要求，第二沟槽40底面与源区82上表面之间的深度在1~4um之间。
22.所述源区82上表面、裸露的第一介质层31上表面、第一导电层32上表面、裸露的第二介质层51上表面、第二导电层52上表面、裸露的第三介质层71上表面和第三导电层72上表面设置有层间膜91，层间膜91中设置有若干上下贯通的接触孔，且接触孔设置于第一导电层32和第三导电层72上方。
23.所述层间膜91上表面以及接触孔中设置有正面金属层93，对正面金属层93进行图形化形成功为功率器件的源性电极和栅性电极；所述第一导电层32与所述功率器件的栅极电性相接，所述第二导电层52为浮空层，即不连接功率器件的源性电极和栅性电极，所述第三导电层72与所述功率器件的源极电性相接，所述源区81与所述功率器件的源性电极电性相接。其中，第三导电层72接源性电极实现了屏蔽栅的效果，第二导电层52浮空降低了功率器件的输入电容，从而降低开关时间和损耗。
24.本发明在典型屏蔽栅结构的基础上，引入了介于栅性电极和源性电极之间的浮空电极，形成了由第一介质层31、第一导电层32、第二介质层51、第二导电层52、第三介质层71以及第三导电层72构成的独有的正面栅极结构，降低了典型屏蔽栅结构的输入电容。
25.如图2a-图2j所示，本发明还公开了一种屏蔽栅型功率器件的制造方法，包括如下步骤：步骤s1：提供一半导体衬底10，在完成前期终端工艺后，在半导体衬底10上表面淀积一层氧化硅作为掩膜层11，采用光刻工艺在掩膜层11中定义出沟槽的形成区域12，沟槽的形成区域12包括多个，如图2a所示；其中，前期终端工艺指将半导体衬底10的边缘区域制作为用来承担功率器件横向耐压的结构，一般有场限环、jte、vld等常用结构。
26.步骤s2：对所述沟槽的形成区域12下的所述半导体衬底10进行各向异性和各项同性刻蚀形成第一沟槽20，如图2b所示；步骤s3：在所述第一沟槽20底面和侧面各项同性的淀积形成第一介质层31，并填充及回刻形成第一导电层32，如图2c所示；步骤s4：对所述沟槽的形成区域12下的所述第一导电层32、第一介质层31和半导体衬底10进行各向异性和各项同性刻蚀形成第二沟槽40，如图2d所示；步骤s5：在所述第二沟槽40底面和侧面各项同性的淀积形成第二介质层51，并填充及回刻形成第二导电层52，如图2e所示；步骤s6：对所述沟槽的形成区域12下的所述第二导电层52或者第二导电层52、第二介质层51和半导体衬底10的组合进行各向异性和各项同性刻蚀形成第三沟槽60，如图2f所示；步骤s7：在所述第三沟槽60底面和侧面各项同性的淀积形成第三介质层71，并填充及回刻形成第三导电层72，如图2g所示；步骤s8：去除半导体衬底10上表面的掩膜层11，在各所述第一沟槽20之间的所述半导体衬底10上表面通过注入和退火工艺形成第二掺杂类型的体区81，在所述体区上表面形成有第一掺杂类型重掺杂的源区82，如图2h所示；步骤s9：在所述源区82上表面形成层间膜91，层间膜91中设有接触孔，层间膜91上
表面以及接触孔中填充有正面金属层93，对所述正面金属层93进行图形化形成源性电极和栅性电极；步骤s10：将所述半导体衬底10下表面进行常规的减薄、注入激活、金属化等处理，形成漏极100，完成器件加工。
27.本发明所述屏蔽栅型功率器件的制造方法利用了多次自对准刻蚀工艺，不仅节省了光刻次数，而且工艺稳定可控利于量产。
28.以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
技术特征：1.一种屏蔽栅型功率器件，其特征在于，包括半导体衬底、第一介质层、第一导电层、第二介质层、第二导电层、第三介质层、第三导电层、体区、源区、层间膜、接触孔、正面金属层和漏极；所述体区设置于半导体衬底上表面，所述源区设置于体区上表面；所述源区上表面设置有若干第一沟槽，第一沟槽底面和侧面覆盖有第一介质层，第一介质层内侧填充第一导电层，所述第一导电层上表面设置有第二沟槽，第二沟槽底面和侧面覆盖有第二介质层，第二介质层内侧填充第二导电层，所述第二导电层上表面设置有第三沟槽，第三沟槽底面和侧面覆盖有第三介质层，第三介质层内侧填充第三导电层，第一导电层上表面、裸露的第一介质层上表面、第二导电层上表面、裸露的第二介质层上表面、第三导电层上表面、裸露的第三介质层上表面均与源区上表面齐平；所述源区上表面、裸露的第一介质层上表面、第一导电层上表面、裸露的第二介质层上表面、第二导电层上表面、裸露的第三介质层上表面和第三导电层上表面设置有层间膜，层间膜中设置有若干上下贯通的接触孔，且接触孔设置于第一导电层和第三导电层上方；所述层间膜上表面设置有正面金属层，正面金属层包括功率器件的源性电极和栅性电极；所述第一导电层与所述功率器件的栅极电性相接，所述第二导电层不连接功率器件的源性电极和栅性电极，所述第三导电层与所述功率器件的源极电性相接，所述源区与所述功率器件的源极电性相接；所述漏极设置于半导体衬底下表面。2.根据权利要求1所述的一种屏蔽栅型功率器件，其特征在于，所述第二沟槽底面低于第一沟槽底面；所述第三沟槽底面可选择的低于或者高于第二沟槽底面。3.根据权利要求1所述的一种屏蔽栅型功率器件，其特征在于，所述半导体衬底为第一掺杂类型，体区为第二掺杂类型，源区为第一掺杂类型，第一掺杂类型和第二掺杂类型分别为n型或者p型中的一种且第一掺杂类型和第二掺杂类型不相同。4.根据权利要求1所述的一种屏蔽栅型功率器件，其特征在于，第二沟槽底面与源区上表面之间的深度范围为1~4um。5.根据权利要求1所述的一种屏蔽栅型功率器件，其特征在于，所述半导体衬底的材料为硅或者碳化硅。6.一种屏蔽栅型功率器件的制造方法，用于制造权利要求1~5任一所述的栅型功率器件，其特征在于，包括如下步骤：步骤s1：提供一半导体衬底，在完成前期终端工艺后，在半导体衬底上表面淀积一层氧化硅作为掩膜层，采用光刻工艺在掩膜层中定义出若干沟槽的形成区域；步骤s2：对所述沟槽的形成区域下的所述半导体衬底进行各向异性和各项同性刻蚀形成第一沟槽；步骤s3：在所述第一沟槽底面和侧面各项同性的淀积形成第一介质层，并填充及回刻形成第一导电层；步骤s4：对所述沟槽的形成区域下的所述第一导电层、第一介质层和半导体衬底进行各向异性和各项同性刻蚀形成第二沟槽；步骤s5：在所述第二沟槽底面和侧面各项同性的淀积形成第二介质层，并填充及回刻
形成第二导电层；步骤s6：对所述沟槽的形成区域下的所述第二导电层或者第二导电层、第二介质层和半导体衬底的组合进行各向异性和各项同性刻蚀形成第三沟槽；步骤s7：在所述第三沟槽底面和侧面各项同性的淀积形成第三介质层，并填充及回刻形成第三导电层；步骤s8：去除半导体衬底上表面的掩膜层，在各所述第一沟槽之间的所述半导体衬底上表面通过注入和退火工艺形成第二掺杂导电类型的体区，在所述体区上表面形成有第一掺杂类型的源区；步骤s9：在所述源区上表面形成层间膜，层间膜中设有接触孔，层间膜表面以及接触孔中填充有正面金属层，对所述正面金属层进行图形化形成源性电极和栅性电极；步骤s10：将所述半导体衬底下表面进行常规的减薄、注入激活、金属化等处理，形成漏极，完成器件加工。
技术总结本发明公开了一种屏蔽栅型功率器件及其制造方法，属于半导体功率器件技术领域，器件包括半导体衬底、第一介质层、第一导电层、第二介质层、第二导电层、第三介质层、第三导电层、体区、源区、层间膜、接触孔、正面金属层和漏极，源区上表面设置有第一沟槽，第一沟槽内设置第一介质层和第一导电层，第一导电层上表面设置有第二沟槽，第二沟槽内设置第二介质层和第二导电层，第二导电层上表面设置有第三沟槽，第三沟槽内设置第三介质层和第三导电层。本发明的功率器件器件在具有屏蔽栅的典型优点，即低的米勒电容和比导通电阻，同时也克服了常见的屏蔽栅结构的大输入电容的缺陷，使得器件整体开通时间变得更短，动态损耗变得更小。动态损耗变得更小。动态损耗变得更小。
技术研发人员：许海东 谌容
受保护的技术使用者：南京晟芯半导体有限公司
技术研发日：2022.03.16
技术公布日：2022/7/5
