1.本公开总体涉及铁电存储器器件及其制造方法。
背景技术：2.许多现代电子器件包含被配置为存储数据的电子存储器。电子存储器 可以是易失性存储器或非易失性存储器。易失性存储器通常在供电时存储 数据(即，在通电时存储数据)，而非易失性存储器通常甚至可以在未供 电时存储数据(即，在通电或断电时存储数据)。基于铁电的存储器器件 由于其具有诸如高速读取/写入时间、高开关耐久性和/或低功耗等优异的 电性能，是下一代非易失性存储器技术的有希望的候选者。尽管现有的基 于铁电的存储器器件通常足以满足其预期用途，但它们并非在所有方面都 是完全令人满意的。
技术实现要素：3.根据本公开的一个实施例，提供了一种存储器器件，包括：铁电堆 叠，具有：第一电极和第二电极；第一铁电层和第二铁电层，设置在所述 第一电极和所述第二电极之间，其中，所述第一铁电层和所述第二铁电层 包括第一电介质材料；以及电介质层，设置在所述第一铁电层和所述第二 铁电层之间，其中，所述电介质层包括与所述第一电介质材料不同的第二 电介质材料。
4.根据本公开的另一实施例，提供了一种存储器器件，包括：晶体管， 设置在衬底之上；铁电存储器堆叠，设置在所述衬底之上，其中，所述铁 电存储器堆叠包括：第一电极和第二电极，以及铁电开关层(fsl)堆 叠，设置在所述第一电极和所述第二电极之间，其中，所述fsl堆叠包括 第一fsl、第二fsl和设置在所述第一fsl和所述第二fsl之间的阻挡 层，其中，所述阻挡层的第一晶体条件不同于所述第一fsl和所述第二 fsl的第二晶体条件；以及互连结构，设置在所述衬底之上，其中，所述 互连结构电连接到所述晶体管和所述铁电存储器堆叠。
5.根据本公开的又一实施例，提供了一种用于形成铁电存储器堆叠的方 法，所述方法包括：在衬底之上形成第一电极层；在所述第一电极层之上 形成第一铁电电介质层，其中，所述第一铁电电介质层具有第一晶体条 件；在所述第一铁电电介质层之上形成电介质层，其中，所述电介质层具 有第二晶体条件并且所述第二晶体条件不同于所述第一晶体条件；在所述 电介质层之上形成第二铁电电介质层，其中，所述第二铁电电介质层具有 第三晶体条件并且所述第二晶体条件不同于所述第三晶体条件；以及在所 述第二铁电电介质层之上形成第二电极层。
附图说明
6.当结合附图进行阅读时，通过以下详细描述可最佳地理解本公开。要 强调的是，根据行业的标准惯例，各种特征没有按比例绘制并且仅用于图 示的目的。事实上，为了讨
论的清楚起见，各种特征的尺寸可能被任意地 增大或缩小了。
7.图1a-图1e根据本公开的各个方面提供了具有不同厚度的铁电层的 实验特性。
8.图2a和图2b是根据本公开的各个方面的铁电堆叠的部分或整体的局 部截面图。
9.图3a-图3f根据本公开的各个方面提供了具有和不具有阻挡层的铁电 堆叠的模拟特性。
10.图4a、图4b、图5a、图5b、图6a和图6b是根据本公开的各个方 面的具有各种配置的铁电堆叠的部分或整体的局部截面图。
11.图7a、图7b和图8是根据本公开的各个方面的包括一个或多个基于 铁电的存储器单元的器件的部分或整体的局部截面图。
12.图9是根据本公开的各个方面的铁电存储器器件的部分或整体的局部 截面图。
13.图10和图11是根据本公开的各个方面的类似fefet的存储器器件的 部分或整体的局部截面图。
14.图12是根据本公开的各个方面的用于制造铁电存储器器件的部分或 整体的方法的流程图。
15.图13a-图13i是根据本公开的各个方面的铁电存储器器件的部分或整 体在各个制造阶段(例如与图12中的方法相关联的那些阶段)的局部图 解截面图。
具体实施方式
16.本公开总体上涉及存储器器件，并且更具体地，涉及用于铁电存储器 器件的铁电堆叠及其制造方法。
17.下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施 例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些 只是示例，并不旨在进行限制。例如，在下面的描述中，在第二特征之上 或上形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成 的实施例，并且还可以包括其中可以在第一特征和第二特征之间形成附加 特征，使得第一特征和第二特征可以不直接接触的实施例。此外，空间相 关术语(例如，“上”、“上”、“水平”、“竖直”、“上方”、“之 上”、“下方”、“之下”、“向上”、“向下”、“顶部”、“底部
”ꢀ
等以及其派生词(例如，“水平地”、“向下地”、“向上地”等))用 于方便本公开的一个特征与另一特征的关系。空间相关术语旨在涵盖包括 特征的设备的不同取向。此外，当用“大约”、“近似”等来描述数字或 数字范围时，该术语旨在包括在合理范围内的数字，考虑到本领域普通技 术人员所理解的制造过程中固有产生的变化。例如，基于与制造具有与该 数字相关联的特性的特征相关联的已知制造公差，数字或数字范围包括一 个合理的范围(包括所描述的数字)，例如在所描述的数字的+/-10％范围 内。例如，具有“约5nm”的厚度的材料层可以包括从4.5nm到5.5nm 的尺寸范围，其中本领域普通技术人员已知与沉积材料层相关联的制造公 差为+/-10％。此外，本公开还可以在各种示例中重复附图标记和/或字母。 这种重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各种实 施例和/或配置之间的关系。
18.铁电存储器器件是一种非易失性存储器(即，可以在断电时存储数据 的存储器)。铁电存储器器件，例如铁电随机存取存储器(feram或 fram)器件，通常具有通过铁电开关层(fsl)与顶部电极分隔开的底 部电极。fsl包括铁电材料，该铁电材料通常是指在向其施
加电场时表现 出极化并且在去除(或减小)电场时继续表现出极化的材料。铁电材料具 有本征电偶极子，这些本征电偶极子可通过电场在极化状态之间切换，例 如在第一极化状态和第二极化状态之间切换。第一极化状态可以对应于铁 电存储器器件的第一数据状态(例如逻辑1)和第一电容。第二极化状态 可以对应于铁电存储器器件的第二数据状态(例如逻辑0)和第二电容。 电压线、字线和位线可以电连接到铁电存储器器件，以设置和/或检索铁电 存储器器件的极化状态，从而从铁电存储器器件写入和/或读取数据。为了 执行写入操作，可以例如通过分别经由字线和/或电压线向顶部电极和/或 底部电极施加电压(例如，程序电压和/或擦除电压)在铁电存储器器件上 施加电场，以将fsl的极化状态设置为第一极化状态或第二极化状态 (即，存储逻辑1或逻辑0)。为了执行读取操作，可以例如通过以下方 式来感测铁电存储器器件的电容：分别经由字线和/或电压线向顶部电极和 /或底部电极施加电压(例如，读取电压)，感测位线上的电压(例如，通 过感测放大器)，并且将所感测到的电压与位线上的参考电压进行比较， 以确定fsl是具有第一极化状态还是第二极化状态，从而确定铁电存储器 器件是正在存储逻辑1还是逻辑0。
19.少量电流(通常称为泄漏电流)可能会不期望地在铁电存储器器件的 fsl中流动，并降低铁电存储器器件的保持性能。已观察到泄漏电流取决 于fsl的厚度。例如，图1a根据本公开的各个方面提供了具有不同厚度 的铁电层的实验电流-电压(i-v)特性。在图1a中，具有厚度t1(例 如，x纳米(nm))的基于氧化铪的铁电层、具有厚度t2(例如，x+2 nm)的基于氧化铪的铁电层、以及具有厚度t3(例如，x+5nm)的基于 氧化铪的铁电层的以安培每平方厘米(a/cm2)为单位的泄漏电流密度(i)被评估为以伏特(v)为单位的施加电压的函数。在一些实施例中， 基于氧化铪的铁电层为氧化铪锆(hzo)层。当施加电压从约0v增加至 v3时，观察到约i1至约i6(例如，约1x10-13
a/cm2至约1x10-8 a/cm2)的泄漏电流密度。当施加电压从0v增加到v1至v2时，所有三 个基于氧化铪的铁电层的泄露电流密度为约i1到约i3，并且然后当施加电 压从v2至v3增加到大于v3的电压时，泄漏电流密度从约i3增加到约 i6。从图1a可以观察到，当施加电压从v2至v3增加到大于v3时，具 有厚度t3的基于氧化铪的铁电层的泄漏电流密度小于具有厚度t2的基于 氧化铪的铁电层的泄漏电流密度，具有厚度t2的基于氧化铪的铁电层的泄 漏电流密度小于具有厚度t1的基于氧化铪的铁电层的泄露电流密度。换句 话说，泄漏电流密度随着fsl厚度的增加而减小。因此，在铁电存储器器 件中实现了较厚的fsl，以减少其泄漏电流并提高其保持性能。
20.然而，本公开已经认识到，增加fsl的厚度也会不期望地降低fsl的 铁电特性，并且在一些实例中，会导致fsl从铁电相过渡到非铁电相，从 而使通过增加fsl厚度而获得的泄漏电流降低和保持性能改善无效。例 如，图1b根据本公开的各个方面提供了具有不同厚度的铁电层的实验极 化电场(p-e)磁滞回线。在图1b中，具有不同厚度(例如，厚度ta、厚 度tb、厚度tc、厚度td和厚度te)的基于氧化铪的铁电层(例如，hzo 层)的以微库仑每平方厘米(μc/cm2)为单位的极化被评估为以兆伏每厘 米(mv/cm)为单位的施加电场的函数。厚度tb大于厚度ta，厚度tc大 于厚度tb，厚度td大于厚度tc，并且厚度te大于厚度td。从图1b可以观 察到，剩余极化(pr)和饱和极化(ps)随着基于氧化铪的铁电层的厚度 从厚度ta增加到厚度te而减小。换句话说，极化(以及因此铁电特性)随 着fsl厚度的增加而减小。因此，由较厚fsl获得的泄漏电流的减少可能 被由较厚fsl引起的极化(以及因此铁电性)的减少所抵消，并且不期望 地降低铁电存储器器件的保持性能。
21.本公开已经认识到，这些极化减少可归因于基于氧化铪的铁电层中随 其厚度增加而产生的晶相变化。例如，本公开认识到基于氧化铪的铁电材 料和/或基于氧化锆的铁电材料可以具有带有一个或多个晶相的晶体结构， 例如立方晶、四方晶、正交晶(即o相)、菱形晶、六方晶、单斜晶(即 m相)、三斜晶、或其他晶相，并且基于氧化铪/基于氧化锆的铁电材料的 晶体结构的晶相组成可影响其铁电性。例如，具有带有m相的晶体结构的 基于氧化铪/基于氧化锆的铁电材料不表现出铁电性(例如，顺电性)或最 小铁电性(并且因此可称为非铁电性)，而具有带有o相的晶体结构的基 于氧化铪/基于氧化锆的铁电材料表现出最大铁电性。图1c提供了根据本 公开的各个方面的具有不同厚度(例如，厚度ti、厚度tj、厚度tk和厚度 tl)的基于氧化铪的铁电层(例如，hzo层)的实验x射线衍射图。厚度 tj大于厚度ti，厚度tk大于厚度tj，并且厚度tl大于厚度tk。厚度ti小于 约10nm(即，厚度ti≤10nm)。从图1c可以观察到，具有厚度ti的基 于氧化铪的铁电层具有与正交平面相对应的峰值位置(例如，在o (111)、o(200)和o(220)处的峰值)；具有厚度tj和厚度tk的基于 氧化铪的铁电层具有与正交平面相对应的峰值位置(例如，在o(111)、 o(200)和o(220)处的峰值)和单斜平面相对应的峰值位置(例如，在 m(-111)处的轻微峰值)；并且具有厚度tl的基于氧化铪的铁电层具有 与正交平面相对应的峰值位置(例如，在o(111)、o(200)和o (220)处的峰值)和单斜平面相对应的峰值位置(例如，在m(-111)和 m(111)处的峰值)。因此，基于氧化铪的铁电层的晶体结构随着其厚度 的增加而改变，例如，从基本上为o相的材料改变为包括o相部分和m 相部分两者的多相材料。具体而言，实验x射线衍射图表明，厚度大于10 nm的基于氧化铪的铁电层开始呈现正交相和单斜相两者。基于这种现 象，基于氧化铪的铁电层的铁电性也会随着厚度的增加而降低，因为m相 材料表现出非铁电性或铁电性比o相材料小，有时，m相材料是非铁电 的。
22.图1d提供了根据本公开的各个方面的实验数据，该实验数据指示基 于氧化铪的铁电层中正交晶相(例如，o(111))的相对比率(表示为百 分比(％))作为其厚度(以nm为单位)的函数；并且图1e提供了根据 本公开的各个方面的实验数据，该实验数据指示基于氧化铪的铁电层的晶 粒尺寸作为其厚度(以nm为单位)的函数。正交晶相的相对比率和晶粒 尺寸是在不同的电极材料(例如，电极材料a(例如，铱)和电极材料b (例如，氮化钛))上制造的基于氧化铪的铁电层(例如，hzo层)中被 评估的。从图1d和图1e可以观察到，随着基于氧化铪的铁电层的厚度增 加(例如，从约10nm到约30nm)，基于氧化铪的铁电层的晶粒尺寸增 加(例如，从约15nm到约30nm)，而正交相中基于氧化铪的铁电层的 百分比减小(例如，从约100％到约40％)，这与制造基于氧化铪的铁电 层的电极材料类型无关。因此，随着fsl厚度的增加，晶粒尺寸的增大似 乎会导致fsl从o相(并且因此铁电相)过渡到m相(并且因此非铁电 相)，这会导致fsl中的铁电性降低，并且导致包括较厚fsl的铁电存储 器器件的保持性能相应降低。
23.为了克服这样的挑战，本公开提出了用于铁电存储器器件的铁电堆 叠，其中铁电堆叠具有至少两个fsl和至少一个阻挡层(统称为fsl堆 叠)，其中每对fsl具有设置在它们之间的相应的阻挡层。阻挡层被配置 为抑制随着fsl厚度增加而产生的晶粒生长，从而抑制fsl中不期望的铁 电相变，使得铁电存储器器件配备有具有使泄漏电流最小化的厚度的fsl 堆叠(即，fsl堆叠中fsl的厚度之和)，保持期望的铁电性质，并且优 化性能(例如，所公开的铁电堆叠显示出比常规铁电堆叠更大的保持性和/ 或更大的耐久性)。在以下页面
和/或附图中描述了所提出的铁电堆叠及其 制造方法的细节。
24.图2a是根据公开的各个方面的铁电堆叠100a的部分或整体的局部截 面图。铁电堆叠100a是金属铁电开关层(fsl)-金属(mfm)堆叠，其 包括设置在底部电极112和顶部电极114之间的fsl堆叠110(即，多层 fsl)。铁电堆叠100a可以在铁电存储器器件中实现。在一些实施例中， 铁电存储器器件包括连接到电容器的晶体管，其中铁电堆叠100a被实现 为电容器。在一些实施例中，铁电存储器器件包括晶体管，其中铁电堆叠 100a连接到晶体管的金属栅极或与之组合。这种配置可以被称为类似铁 电场效应晶体管(fefet)的存储器器件。在一些实施例中，类似fefet 的存储器器件具有mfm-mis结构(即，mfm堆叠，例如铁电堆叠 100a，连接到金属绝缘体半导体(mis)结构(例如，栅极电极-栅极电介 质-半导体衬底))、mfmis结构(即，mfm堆叠，例如铁电堆叠 100a，取代晶体管的mis结构(例如，mfm堆叠-栅极电介质-半导体衬 底)的常规金属栅极)、或其他合适的类似fefet存储器器件结构。为了 清楚起见，图2a被简化，以更好地理解本公开的发明构思。可以在铁电 存储器结构100a中添加附加特征，并且在铁电存储器结构100a的其他实 施例中可以替换、修改或消除下面描述的一些特征。
25.在所描绘的实施例中，底部电极112物理地接触fsl堆叠110的底部 表面，并且顶部电极114物理地接触fsl堆叠110的顶部表面。底部电极 112具有厚度tb，并且顶部电极114具有厚度t
t
。在一些实施例中，厚度 tb为约到约在一些实施例中，厚度t
t
为约到约到约底部电极112和顶部电极114包括金属，并且可以被替代地称为金属 层。例如，底部电极112和/或顶部电极114包括钛、钽、钨、钌、铂、 铱、金、钯、锇、钼、镍、锶、铝、其他合适的金属、其合金(例如， tan、tin和/或其他合适的合金)或其组合。在所描绘的实施例中，底部 电极112包括钌层，并且顶部电极114包括钌层。在所描绘的实施例中， 底部电极112替代地或附加地包括氮化钽层，并且顶部电极114替代地或 附加地包括氮化钽层。在一些实施例中，底部电极112和顶部电极114具 有不同的组成(例如，不同的金属材料或具有不同成分浓度的相同金属材 料，例如不同的金属原子百分比)。在一些实施例中，底部电极112和顶 部电极114具有相同的组成(例如，相同的金属材料)。在一些实施例 中，底部电极112具有多层结构，例如设置在第二底部电极层之上的第一 底部电极层，其中第一底部电极层和第二底部电极层具有不同的组成。在 一些实施例中，顶部电极114具有多层结构，例如设置在第二顶部电极层 之上的第一顶部电极层，其中第一顶部电极层和第二顶部电极层具有不同 的组成。
26.fsl堆叠110包括至少两个fsl和至少一个阻挡层，其中fsl堆叠 110的每个阻挡层设置在两个相邻的fsl之间。在图2a中，fsl堆叠110 包括两个fsl，例如fsl 120a和fsl 120b(即，fsl对)，以及一个阻 挡层，例如设置在fsl 120a和fsl 120b之间的阻挡层122。fsl 120a和fsl 120b各自包括具有优化fsl 120a和fsl 120b的铁电特性的晶体结构 的铁电材料。在所描绘的实施例中，晶体结构具有正交相(即，fsl 120a 和fsl 120b包括具有正交晶体结构的铁电材料)。在一些实施例中，在 fsl 120a和fsl 120b中具有正交相的铁电材料的百分比确保最大铁电 性。铁电材料可以是具有正交晶体结构的高k电介质材料，例如介电常数 (k)大于约24(例如，k≥24)的电介质材料。在所描绘的实施例中， fsl 120a和fsl 120b包括金属氧化物材料，例如基于氧化铪的材料或基 于氧化锆的材料。例如，fsl 120a和fsl 120b包括铪、氧和可选的掺杂 剂(例如，锆、铝、镧、铈、硅、钆、钇、锶、铅、钛、钽、
其他合适的 掺杂剂或其组合)。在这样的示例中，fsl 120a和fsl 120b可以包括氧 化铪(例如，hf
x
oy)、氧化铪锆(例如，hf
x
zrzoy)(也称为hzo)、氧 化铪铝(例如，hf
x
alzoy)、氧化铪镧(例如，hf
x
lazoy)、氧化铪铈 (例如，hf
x
cezoy)、氧化铪硅(hf
x
sioy)、氧化铪钆(例如， hf
x
gdzoy)、其他合适的基于hf
x
oy的材料或其组合，其中x是基于hf
x
oy的材料中的hf原子数，y是基于hf
x
oy的材料中的o原子数，z是基于 hf
x
oy的材料中的掺杂原子数，并且x和y大于零。在另一示例中，fsl120a和fsl 120b包括锆、氧和可选的掺杂剂(例如，铝、镧、铈、硅、 钆、钇、锶、铅、钛、钽、其他合适的掺杂剂或其组合)。在这样的示例 中，fsl 120a和fsl 120b可以包括基于zrjok的材料，其中j是基于zrjok的材料中的zr原子数，k是基于zrjok的材料中的o原子数，z是基于 zrjok的材料中的掺杂原子数，并且j和k大于零。在fsl 120a和/或fsl120b包括掺杂剂的实施例中，掺杂剂浓度小于约50at％。在一些实施例 中，fsl 120a和fsl 120b包括钛酸铅锆(pzt)、钽酸锶铋(sbt)、钛 酸铋镧(blt)、钛酸铋(bit)、铁酸铋(bfo)、具有正交晶体结构 的其他合适的铁电材料或其组合。在一些实施例中，fsl 120a和fsl 120b 包括相同的铁电材料(例如，成分浓度的任何差异小于约10at％)。在一 些实施例中，fsl 120a和fsl 120b包括不同的铁电材料或具有不同组成 的相同铁电材料，例如具有不同铪原子百分比、不同氧原子百分比和/或不 同掺杂原子百分比的hzo。在具有fsl堆叠110的铁电存储器器件的操 作期间，可以向底部电极112和/或顶部电极114施加电压以改变fsl 120a 和/或fsl 120b的极化状态，例如，在第一极化状态和第二极化状态之间 改变。
27.阻挡层122设置在fsl 120a和fsl 120b之间并将它们分隔开。阻挡 层122并入铁电堆叠100a以抑制fsl堆叠110(具体而言是fsl 120a和/ 或fsl 120b)中的晶粒生长，该晶粒生长可导致晶相变化，从而导致fsl 堆叠110中不期望的铁电变化，例如fsl堆叠110的晶体结构中从o相 (即，铁电相)过渡到m相(即，非铁电相)。阻挡层122包括与fsl120a和fsl 120b的材料具有不同晶体特性和/或不同晶体条件的材料。例 如，在fsl 120a和fsl 120b包括具有晶体结构的电介质材料的情况下， 阻挡层122包括具有非晶结构的电介质材料(例如，非晶体形式的电介质 材料(即，具有无序原子结构))。阻挡层122具有非晶结构以抑制fsl120a和/或fsl 120b中的任何额外晶体生长和/或晶粒生长(这可能导致在 fsl 120a和/或fsl 120b中产生不期望的铁电变化的晶相变化)。在一些 实施例中，阻挡层122包括不同于fsl 120a和fsl 120b的金属氧化物材 料的金属氧化物材料。例如，阻挡层122包括铝、氧和可选的掺杂剂(例 如，铪、锆、镧、铈、硅、钆、钇、锶、铅、钛、钽、其他合适的掺杂 剂、或其组合)。在这样的示例中，阻挡层122可以包括氧化铝(例如， alros)，其中r为基于alros的材料中的al原子数，s为基于alros的材料 中的o原子数，并且r和s大于零(例如，al2o3)。在阻挡层122包括掺 杂剂的实施例中，掺杂剂浓度小于约50at％。在一些实施例中，阻挡层 122的能带隙大于fsl 120a和fsl 120b的能带隙。例如，在fsl 120a和 fsl 120b包括o相中的hzo并且具有约5.5电子伏(ev)的能带隙 (eg)的情况下，阻挡层122包括具有大于5.5电子伏(即，eg》5.5 ev)的能带隙的非晶相中的电介质材料，例如氧化铝(例如，al2o3)。 提供具有比fsl 120a和fsl 120b更高的能带隙的阻挡层122可减少泄漏 电流，从而提高保持性能和/或耐久性能。
28.在图2a中，铁电堆叠100a具有的厚度为fsl 120a的厚度t1、fsl120b的厚度t2和阻挡层122的厚度t3之和。厚度t1和厚度t2均大于厚 度t3。在一些实施例中，厚度t1和厚度
t2各自为约到约 (即，)。在一些实施例中，厚度t1和厚度t2均 小于最大厚度，以确保铁电堆叠100a的低压操作和/或低压功率。例如， fsl 120a和/或fsl 120b具有的厚度大于最大厚度(例如，)可能导 致高压操作，例如大于约10v的施加电压，以用于切换fsl 120a和/或 fsl 120b中的极化状态，这可能导致更高的功耗，从而进一步导致高功率 操作。在一些实施例中，厚度t1和厚度t2均大于提供所需晶体生长(例 如，表现铁电特性的晶体结构)和/或最小化铁电堆叠100a的泄漏电流的 最小厚度。例如，具有的厚度小于最小厚度(例如，)的fsl 120a和 /或fsl 120b可能不具有晶体结构，并且具体而言可能不具有优化铁电特 性的晶体结构，例如o相晶体结构。在一些实施例中，厚度t1基本上与 厚度t2相同。在一些实施例中，厚度t1大于厚度t2。在一些实施例 中，厚度t1小于厚度t2。在一些实施例中，厚度t3为约到约 (即，)。在一些实施例中，厚度t3小于最大厚度，以 确保阻挡层和fsl之间的电压降低于可在铁电堆叠中产生去极化场的阈值 电压降，这会降低铁电堆叠的铁电特性和/或导致高压操作和/或大功率操 作。例如，具有的厚度大于最大厚度(例如，)的阻挡层122可以 在阻挡层122与fsl 120a和/或fsl 120b之间产生大于约2v(即，阈值 电压降)的电压降，这可能不期望地减少fsl 120a和/或fsl 120b中的极 化。最小化阻挡层122的厚度(例如，小于约)可以提供较小的阈 值电压降，从而提供低电压和/或低功率操作。在一些实施例中，厚度t3 大于最小厚度，该最小厚度提供fsl中晶粒生长的充分中断，从而充分抑 制fsl中的晶体相变(例如，从o相到m相)。例如，具有的厚度小于 最小厚度(例如，)的阻挡层122可能不足以中断fsl 120a和fsl120b之间的晶粒生长，从而fsl 120b开始在具有较大晶粒尺寸的阻挡层 122之上形成，该晶粒尺寸随着fsl 120b厚度的增加而增加，并且可能导 致fsl 120b中从o相到m相的相变。
29.与仅具有fsl(并且因此没有阻挡层)的铁电堆叠相比，具有fsl堆 叠(并且因此具有阻挡层)的铁电堆叠(例如，具有fsl堆叠110的铁电 堆叠100a)的性能增强从器件和/或电路模拟中显而易见。例如，图3a 描绘了根据本公开的各个方面的具有设置在顶部电极(te)和底部电极 (be)之间的fsl层(即，无阻挡层)的铁电堆叠以及具有设置在顶部 电极和底部电极之间的fsl堆叠(例如，fsl1、阻挡层、fsl2)的铁电 堆叠；并且图3b-图3f提供了根据本公开的各个方面的图3a的铁电堆叠 的模拟特性。使用技术计算机辅助设计(tcad)模拟来获得特性，其中 fsl层和fsl堆叠具有相同的厚度，例如厚度z，fsl层为hzo层，并且 fsl堆叠为设置在hzo层之间的氧化铝层，例如具有设置在fsl 120a和 fsl 120b之间的阻挡层122的fsl堆叠110。从图3a(其提供铁电堆叠 的模拟x射线衍射图案)可以观察到，具有fsl堆叠(包括阻挡层)的铁 电堆叠具有与正交平面相对应的峰值位置(例如，在o(111)处的峰 值)，但不具有与单斜平面相对应的峰值位置，而具有fsl层且没有阻挡 层的铁电堆叠具有与正交平面相对应的峰值位置(例如，在o(111)处的 峰值)和与单斜平面相对应的峰值位置(例如，在m(-111)和m(111) 处的峰值)。从图3b和图3c(其提供铁电堆叠的m相部分的晶粒尺寸 (以nm为单位)的模拟结果)可以观察到，具有fsl堆叠的铁电堆叠的 m相部分的平均晶粒尺寸小于具有fsl层的铁电堆叠的m相部分的平均 晶粒尺寸(例如，约为其三分之一)。因此，模拟材料特性结果表明，在 铁电堆叠中插入阻挡层会抑制/最小化铁电堆
110包括三个fsl，例如fsl 120a、fsl 120b和fsl 120c，以及两个阻挡 层，例如阻挡层122a和阻挡层122b。阻挡层122a设置在fsl 120a和fsl120b(即，第一fsl对)之间，并且阻挡层122b设置在fsl 120b和fsl120c(即，第二fsl对)之间。fsl 120c类似于fsl 120a和fsl 120b并 按照fsl 120a和fsl 120b进行配置，并且阻挡层122a和阻挡层122b类 似于阻挡层122并按照阻挡层122进行配置。例如，fsl 120c包括具有正 交晶体结构的铁电高k电介质材料，例如具有正交晶体结构的hzo，并且 阻挡层122a和阻挡层122b包括具有非晶结构的电介质材料，例如具有非 晶结构的氧化铝。在一些实施例中，fsl 120c包括与fsl 120a和/或fsl120b相同的铁电材料。在一些实施例中，fsl 120a、fsl 120b和/或fsl120c包括不同的铁电材料或具有不同组成的相同铁电材料。在一些实施例 中，阻挡层122a和阻挡层122b包括相同的电介质。在一些实施例中，阻 挡层122a和阻挡层122b包括不同的电介质材料或具有不同组成的相同电 介质材料(例如，具有不同铝原子百分比、不同氧原子百分比和/或不同掺 杂原子百分比的氧化铝)。在另一示例中，阻挡层122a和/或阻挡层122b 的能带隙大于fsl 120a、fsl 120b和/或fsl 120c的能带隙。fsl 120a、 fsl 120b和/或fsl 120c的厚度大于阻挡层122a和/或阻挡层122b的厚 度。fsl 120a、fsl 120b和/或fsl 120c可以具有相同或不同的厚度。阻 挡层122a和阻挡层122b可以具有相同的厚度或不同的厚度。为了清楚起 见，图2b已被简化以更好地理解本公开的发明构思。可以在铁电堆叠 100b中添加附加特征，并且可以在铁电堆叠100b的其他实施例中替换、 修改或消除下面描述的一些特征。
32.在图2a和图2b中，铁电堆叠100a和铁电堆叠100b两者都具有宽 度w和厚度t。在一些实施例中，宽度w沿着第一方向，并且厚度t沿 着基本上垂直于第一方向的第二方向。在一些实施例中，第二方向基本上 垂直于衬底130的顶表面和/或第一方向基本上平行于衬底130的顶表面。 在一些实施例中，宽度w大于约在一些实施例中，厚度t为约 至约在所描绘的实施例中，宽度w沿着厚度t是基本上均 匀的。在图2a中，底部电极112的宽度、fsl 120a的宽度、阻挡层122 的宽度、fsl 120b的宽度和顶部电极114的宽度基本上相同。在图2b 中，底部电极112的宽度、fsl 120a的宽度、阻挡层122a的宽度、fsl120b的宽度、阻挡层122b的宽度、fsl 120c的宽度和顶部电极114的宽 度基本上相同。在图2a和图2b中，fsl堆叠110的侧壁、底部电极112 的侧壁和顶部电极114的侧壁基本上对齐，使得铁电堆叠100a和铁电堆 叠100b具有基本上竖直的侧壁，这些侧壁在底部电极112的底表面和顶 部电极114的顶表面之间延伸。因此，铁电堆叠100a和铁电堆叠100b被 配置为矩形。在一些实施例中，铁电堆叠100a和/或铁电堆叠100b的侧 壁相对于衬底130的顶表面基本上垂直。在图2a和图2b中，铁电堆叠 100a和铁电堆叠100b的每一层也具有基本上均匀的宽度，其中，铁电堆 叠100a和铁电堆叠100b的每一层具有基本上平坦(例如，水平)的顶表 面和基本上平坦(例如，水平)的底表面，其中顶表面和底表面基本上平 行。在这样的实施例中，底部电极112、fsl 120a、阻挡层122、fsl 120b 和顶部电极114被配置为矩形，该矩形具有在其相应的顶表面和相应的底 表面之间延伸的基本上竖直的侧壁。
33.本公开涉及具有不同宽度的铁电堆叠。例如，图4a和图4b是根据本 公开的各个方面的具有锥形宽度的铁电堆叠(例如，铁电堆叠200a和铁 电堆叠200b)的部分或整体的局部截面图。图4a中的铁电堆叠200a和 图4b中的铁电堆叠200b在许多方面与图2a中的铁电堆叠100a相似， 不同之处在于铁电堆叠200a和铁电堆叠200b各自具有锥形宽度。在图 4a
中，铁电堆叠200a具有沿着其厚度t减小的锥形宽度，使得铁电堆叠 200a的宽度w从铁电堆叠200a底部处的第一宽度减小到铁电堆叠200a 顶部处的第二宽度。例如，底部电极112的宽度大于fsl 120a的宽度， fsl 120a的宽度大于阻挡层122的宽度，阻挡层122的宽度大于fsl 120b 的宽度，并且fsl 120b的宽度大于顶部电极114的宽度。在图4b中，铁 电堆叠200b具有沿着厚度t增加的锥形宽度，使得铁电堆叠200b的宽度 w从铁电堆叠200b底部处的第一宽度增加到铁电堆叠200b顶部处的第二 宽度。例如，底部电极112的宽度小于fsl 120a的宽度，fsl 120a的宽 度小于阻挡层122的宽度，阻挡层122的宽度小于fsl 120b的宽度，并且 fsl 120b的宽度小于顶部电极114的宽度。在图4a和图4b中，铁电堆 叠200a和铁电堆叠200b的每一层也具有锥形宽度。例如，底部电极 112、fsl 120a、阻挡层122、fsl 120b和顶部电极114的宽度分别沿着厚 度tb、厚度t1、厚度t3、厚度t2和厚度t
t
而减小(图4a)或增大(图 4b)。在一些实施例中，铁电堆叠200a和铁电堆叠200b的每一层具有 基本上平坦(例如，水平)的顶表面和基本上平坦(例如，水平)的底表 面，其中顶表面和底表面基本上平行。在这样的实施例中，底部电极 112、fsl 120a、阻挡层122、fsl 120b和顶部电极114被配置为具有倾斜 侧壁的梯形，这些倾斜侧壁在其相应的顶表面和相应的底表面之间延伸。 为了进一步实施这些实施例，铁电堆叠200a和铁电堆叠200b也被配置为 梯形，其中，铁电堆叠200a和铁电堆叠200b各自具有在底部电极112的 底表面和顶部电极114的顶表面之间延伸的负倾斜侧壁和正倾斜侧壁(通 常称为倾斜侧壁)，如图所示。在一些实施例中，负倾斜侧壁和正倾斜侧 壁具有不同的坡度(即，不同的坡度角)。在一些实施例中，铁电堆叠 200a和/或铁电堆叠200b具有相对于例如衬底130的顶表面倾斜的侧壁。 在一些实施例中，铁电堆叠200a和/或铁电堆叠200b具有沿着相同方向 延伸的倾斜侧壁(即，两个侧壁均为负倾斜的或正倾斜的)，使得铁电堆 叠200a和/或铁电堆叠200b被配置为平行四边形。在一些实施例中，铁 电堆叠200a和铁电堆叠200b的一层或多层沿着其相应的厚度具有基本上 均匀的宽度，而不是锥形宽度。在这样的实施例中，铁电堆叠200a和铁 电堆叠200b仍然可以具有以阶梯式方式增加或减少的锥形宽度。例如， 底部电极112、fsl 120a、阻挡层122、fsl 120b和顶部电极114各自具 有均匀的宽度，但底部电极112的宽度大于(或小于)fsl 120a的宽度， fsl 120a的宽度大于(或小于)阻挡层122的宽度，阻挡层122的宽度大 于(或小于)fsl 120b的宽度，fsl 120b的宽度大于(或小于)顶部电极 114的宽度(即，宽度以阶梯式方式从第一宽度增加(或减小)到第二宽 度)。在这样的示例中，底部电极112的侧壁、fsl 120a的侧壁、阻挡层 122的侧壁、fsl 122b的侧壁和/或顶部电极114的侧壁未基本上对齐。在 一些实施例中，铁电堆叠200a和/或铁电堆叠200b可以包括多于一个的 阻挡层。为了清楚起见，图4a和图4b已经被简化，以便更好地理解本公 开的发明构思。可以在铁电堆叠200a和/或铁电堆叠200b中添加附加特 征，并且可以在铁电堆叠200a和/或铁电堆叠200b的其他实施例中替 换、修改或消除下面描述的一些特征。
34.铁电堆叠100a、铁电堆叠100b、铁电堆叠200a和铁电堆叠200b各 自具有基本上沿着一个方向延伸的层(即，这些层基本上是线性的或基本 上是笔直的)(此处，沿着基本上平行于衬底130的顶表面的方向)。本 公开涉及具有不同形状的层的铁电堆叠，例如这些层沿着多于一个的方向 延伸的情况。例如，图5a和图5b是根据本公开的各个方面的具有弯曲形 状的铁电堆叠(例如，铁电堆叠300a和铁电堆叠300b)的部分或整体的 局部截面图。图5a中的铁电堆叠300a和图5b中的铁电堆叠300b在许 多方面与图2a中的铁电堆叠100a相
似，不同之处在于铁电堆叠300a和 铁电堆叠300b各自具有弯曲形状的层。在图5a和图5b中，底部电极 112、fsl 120a、阻挡层122、fsl 120b和顶部电极114各自具有笔直段 310、弯曲段312和弯曲段314。笔直段310沿着宽度方向(例如，水平方 向)延伸，例如，沿着基本上平行于衬底130的顶表面的方向。弯曲段 312以角度α1从笔直段310延伸，并且弯曲段314以角度α2从笔直段310 延伸。在图5a中，角度α1和角度α2大于0
°
且小于180
°
，使得弯曲段312和弯曲段314在远离衬底130的方向上延伸。在所描绘的实施例中， 角度α1和角度α2大于90
°
。在图5b中，角度α1和角度α2大于180
°
且小 于360
°
，使得弯曲段312和弯曲段314在朝向衬底130的方向上延伸。在 所描绘的实施例中，角度α1和角度α2小于270
°
。在一些实施例中，角度 α1与角度α2基本上相同，如图5a和图5b所示。在一些实施例中，角度 α1和角度α2不同。从底部电极112、fsl 120a、阻挡层122、fsl 120b和 /或顶部电极114的笔直段310延伸的弯曲段312的相应角度α1可以相同 或不同，以提供各种形状的铁电堆叠300a和/或铁电堆叠300b。从底部电 极112、fsl 120a、阻挡层122、fsl 120b和/或顶部电极114的连接段 110延伸的弯曲段314的相应角度α2可以相同或不同，以提供各种形状的 铁电堆叠300a和/或铁电堆叠300b。为了进一步实施所描绘的实施例，笔 直段310具有基本上竖直的侧壁，这些侧壁在基本上平行的顶表面和底表 面之间延伸，使得笔直段310具有基本上均匀的宽度；而弯曲段312和弯 曲段314具有基本上竖直的侧壁和倾斜的侧壁，这些侧壁在基本上平行的 顶表面和底表面之间延伸，使得弯曲段312和弯曲段314具有沿着厚度t 而减小(图5a)或增大(图5b)的锥形宽度。因此，铁电堆叠300a和 铁电堆叠300b具有宽度为w1的中间部分，该中间部分设置在具有锥形宽 度(例如，宽度w2和宽度w3)的端部之间，这些锥形宽度分别沿着厚度 t从底部电极112到顶部电极114而减小(图5a)或增大(图5b)。此 外，铁电堆叠300a和铁电堆叠300b具有倾斜的侧壁(此处，由弯曲段 312的倾斜侧壁形成的正倾斜侧壁和由弯曲段314的倾斜侧壁形成的负倾 斜侧壁(图5a)或由弯曲段312的倾斜侧壁形成的负倾斜侧壁和由弯曲 段314的倾斜侧壁形成的正倾斜侧壁(图5b))，使得铁电堆叠300a和 铁电堆叠300b具有整体锥形宽度。在一些实施例中，弯曲段312和/或弯 曲段314具有基本上竖直的侧壁，这些侧壁在基本上平行的顶表面和底表 面之间延伸，使得弯曲段312和/或弯曲段314沿着厚度t具有基本上均匀 的宽度，并且铁电堆叠300a和/或铁电堆叠300b的端部的宽度w2和/或 宽度w3沿着厚度t基本上均匀。在一些实施例中，笔直段310可以被称 为连接段，并且弯曲段312和弯曲段314可以被称为臂段。在一些实施例 中，铁电堆叠300a和/或铁电堆叠300b可以包括多于一个的阻挡层。本 公开涉及用于铁电堆叠的笔直段和/或弯曲段的各种配置。为了清楚起见， 图5a和图5b已被简化以更好地理解本公开的发明构思。可以在铁电堆叠 300a和/或铁电堆叠300b中添加附加特征，并且可以在铁电堆叠300a和/ 或铁电堆叠300b的其他实施例中替换、修改或消除下面描述的一些特 征。
35.铁电堆叠100a、铁电堆叠100b、铁电堆叠200a、铁电堆叠200b、 铁电堆叠300a和铁电堆叠300b各自具有基本上对齐且连续的侧壁，而与 侧壁的配置(例如，基本上竖直或倾斜)无关。本公开涉及具有以阶梯式 方式配置的侧壁的铁电堆叠。例如，图6a和图6b是根据本公开的各个方 面的具有阶梯式侧壁的铁电堆叠(例如，铁电堆叠400a和铁电堆叠 400b)的部分或整体的局部截面图。图6a中的铁电堆叠400a在许多方 面与图2a中的铁电堆叠100a和图5a中的铁电堆叠300a相似，并且图 6b中的铁电堆叠400b在许多方面与图2a中的铁电堆叠100a和图5b中 的铁电堆叠300b相似，不同之处在于铁电堆叠400a和铁电堆叠
400b各 自具有阶梯式侧壁。例如，铁电堆叠400a和铁电堆叠400b具有三个阶 梯：由底部电极112形成的阶梯402、由fsl堆叠110形成的阶梯404、 和由顶部电极114形成的阶梯406。阶梯的侧壁彼此不对齐，但在阶梯包 括多层的情况下，阶梯的每一层的侧壁基本上对齐。例如，阶梯406包括 fsl 120a、阻挡层122和fsl 120b(即，fsl堆叠110)，其中fsl 120a 的侧壁、阻挡层122的侧壁、和fsl 120b的侧壁基本上彼此对齐，但不与 形成阶梯402的底部电极112的侧壁或形成阶梯406的顶部电极114的侧 壁对齐。阶梯402、阶梯404和阶梯406各自具有倾斜侧壁，例如负倾斜 侧壁和正倾斜侧壁。阶梯式侧壁以阶梯式或类阶梯方式提供铁电堆叠 400a和铁电堆叠400b，其宽度分别沿着厚度t而减小(图6a)和增大 (图6b)。在图6a中，铁电堆叠400a的宽度从宽度w1(阶梯402)减 小到宽度w2(阶梯404)，再减小到宽度w3(阶梯406)。在图6b 中，铁电堆叠400b的宽度从宽度w3(阶梯402)增加到宽度w2(阶梯 404)，再增加到宽度w1(阶梯406)。在一些实施例中，阶梯402、阶 梯404和/或阶梯406具有基本上竖直的侧壁。在一些实施例中，阶梯 402、阶梯404和/或阶梯406不包括弯曲段，例如弯曲段312和/或弯曲段 314。在一些实施例中，fsl堆叠110的一层或多层可以具有与其他层的侧 壁基本上不对齐的侧壁，以提供具有附加阶梯的附加铁电堆叠400a和/或 铁电堆叠400b。例如，fsl 120a、阻挡层122和fsl 120b可以具有不基 本上对齐的侧壁，从而提供具有五个阶梯的铁电堆叠。在一些实施例中， fsl堆叠110的一层或多层可以与底部电极112的侧壁和/或顶部电极114 的侧壁对齐，使得从fsl堆叠110的一部分和底部电极112和/或顶部电极 114形成阶梯。考虑了铁电堆叠的阶梯的任何配置，包括以下实施例，其 中阶梯提供的铁电堆叠的宽度沿着厚度t先增大后减小，反之亦然(例 如，阻挡层122的宽度小于fsl 120a和/或fsl 120b的宽度)。在一些实 施例中，铁电堆叠400a和/或铁电堆叠400b可以包括多于一个的阻挡 层。为了清楚起见，图6a和图6b被简化，以便更好地理解本公开的发明 构思。可以在铁电堆叠400a和/或铁电堆叠400b中添加附加特征，并且 可以在铁电堆叠400a和/或铁电堆叠400b的其他实施例中替换、修改或 消除下面描述的一些特征。
36.本文公开的各种铁电堆叠可以作为铁电存储器器件和/或在铁电存储器 器件中实现。图7a和图7b是根据本公开的各个方面的器件500a和器件 500b的部分或整体的局部截面图，其中每个器件包括设置在衬底130之上 的电介质结构510中的基于铁电的存储器单元502。基于铁电的存储器单 元502可以包括本文所述的铁电堆叠中的任何一者，例如铁电堆叠 100a，如图7a和图7b所示。为了清楚起见，图7a和图7b已被简化以 更好地理解本公开的发明构思。可以在器件500a和/或器件500b中添加 附加特征，并且可以在器件500a和/或器件500b的其他实施例中替换、 修改或消除下面描述的一些特征。
37.电介质结构510包括下电介质部分510l和上电介质部分510u，其中 铁电堆叠100a设置在上电介质部分510u中。下电介质部分510l和上电 介质部分510u各自包括一个或多个电介质层，例如一个或多个层间电介 质(ild)层、一个或多个接触蚀刻停止层(cesl)、一个或多个硬掩模 层和/或一个或多个其他电介质层。ild层包括电介质材料，该电介质材料 包括例如氧化硅、氮化硅、氮氧化硅、四乙基正硅酸形成(teos)的氧 化物、磷硅酸盐玻璃(psg)、硼掺杂的硅酸盐玻璃(bsg)、硼掺杂的 psg(bpsg)、低k电介质材料、其他合适的电介质材料或其组合。示例 性低k电介质材料包括氟硅酸盐玻璃(fsg)、碳掺杂的氧化硅、性低k电介质材料包括氟硅酸盐玻璃(fsg)、碳掺杂的氧化硅、(加州圣克拉拉市的应用材料公司)、干凝胶、气凝胶、无定形氟化 碳、聚对二甲苯、bcb、silk(密歇根州米德兰市陶氏化学公司)、聚酰 亚胺、其他低k电介质材料或其组
合。cesl可以设置在相邻的ild层之 间。cesl包括不同于ild层的材料，例如不同于ild层的电介质材料的 电介质材料。例如，在ild层包括低k电介质材料的情况下，cesl可以 包括硅和氮，例如氮化硅或氮氧化硅。
38.互连件515设置在下电介质部分510l中并连接到基于铁电的存储器 单元502(具体而言，铁电堆叠100a的底部电极112)，并且互连件520 设置在上电介质部分510u中并连接到基于铁电的存储器单元502(具体 而言，铁电堆叠100a的顶部电极114)。如本文所述，可以经由互连件 515和/或互连件520将电压施加至基于铁电的存储器单元502(例如，至 铁电堆叠100a的底部电极112和/或顶部电极114)以读取和/或写入基于 铁电的存储器单元502。互连件515和互连件520包括导电材料，例如金 属。金属包括铝、铜、钛、钽、钨、钌、钴、铱、钯、铂、镍、其合金、 其硅化物、其他合适的金属或其组合。在一些实施例中，互连件515包括 多个导电层，例如阻挡层和体层，其中阻挡层设置在下电介质结构510l 的至少一部分和体层之间。在一些实施例中，互连件520包括多个导电 层，例如阻挡层和体层，其中阻挡层设置在上电介质结构510u的至少一 部分和体层之间。
39.在一些实施例中，下电介质结构510l、上电介质结构510u、互连件 515和互连件520是多层互连(mli)特征的一部分，该mli特征电耦合 各种器件(例如，晶体管、电阻器、电容器和/或电感器)和/或组件(例 如，栅极结构和/或外延源极/漏极特征)，使得各种器件和/或组件可以按 照器件500a和/或器件500b的设计要求进行操作。mli特征包括被配置 成形成各种互连结构的电介质层和导电层(例如，金属层)的组合。导电 层被配置为形成竖直互连特征，例如器件级接触件和/或过孔；和/或水平 互连特征，例如导电线。竖直互连特征通常连接mli特征的不同层(或不 同平面)中的水平互连特征。在一些实施例中，互连件515是mli特征的 第一金属化层的金属线(即，水平互连件)，并且互连件520是mli特征 的第二金属化层的过孔(即，竖直互连件)，其中，第二金属化层位于第 一金属化层正上方，并且过孔物理地和电气地将基于铁电的存储器单元 502连接到第二金属化层的金属线。在操作期间，互连特征被配置为在诸 如器件500a和/或器件500b之类的器件和/或器件组件之间路由信号，和/ 或将信号(例如，时钟信号、电压信号和/或接地信号)分发到器件和/或 组件。
40.在图7b中，基于铁电的存储器单元502进一步被绝缘层542和绝缘 层544包围，其中绝缘层542和绝缘层544分别设置在铁电堆叠100a与 下电介质部分510l和铁电堆叠100a与上电介质部分510u之间。铁电堆 叠100a穿过绝缘层542延伸至互连件515，并且延伸至绝缘层542的顶表 面之上，使得底部电极112沿着绝缘层542的顶表面和侧壁设置。绝缘层 544沿着底部电极112的侧壁和fsl堆叠110的侧壁设置。绝缘层544还 设置在fsl堆叠110的顶表面和顶部电极114的顶表面之上。在图7b 中，硬掩模层546设置在绝缘层544和铁电堆叠100a之间。例如，硬掩 模层546设置在fsl 110(具体而言是fsl 120b)的顶表面和绝缘层544 之间，在顶部电极114的顶表面和绝缘层544之间，以及在顶部电极114 的侧壁和绝缘层544之间。互连件520穿过绝缘层544和硬掩模层546延 伸到铁电堆叠100a(具体而言是顶部电极114)。在一些实施例中，互连 件520部分延伸到顶部电极114中，例如，低于顶部电极114的顶表面。 绝缘层542、绝缘层544和硬掩模层546包括电介质材料，如本文所述的 电介质材料，这些电介质材料不同于下电介质部分510l的ild层和/或上 电介质部分510u的ild层的电介质材料。在所描绘的实施例中，绝缘层 542和绝缘层544包括相同的电介质材料，
并且硬掩模层546包括不同于 绝缘层542和绝缘层544的电介质材料。例如，绝缘层542和绝缘层544 是碳化硅层，并且硬掩模层546是氮化硅层。在一些实施例中，绝缘层 542和绝缘层544包括不同的材料。在一些实施例中，绝缘层542和/或绝 缘层544为cesl。在一些实施例中，基于铁电的存储器单元502包括设 置在端部(或外围)区域550p之间的中间区域550m，其中，中间区域 550m设置在互连件515之上，并且端部区域550p从中间区域550m横向 延伸至互连件515的左右。中间区域550m的上部设置在绝缘层542的顶 表面上方，下部设置在绝缘层542的顶表面下方，并且端部区域550p设 置在绝缘层542的顶表面上方。中间区域550m中的铁电堆叠100a的层基 本上为v形(或u形)，并且端部区域550p的层基本上为矩形。硬掩模层 546和绝缘层544符合存储器单元502的形状，使得硬掩模层546和绝缘 层544还具有对应于中间区域550m的v形部分和对应于端部区域530p的 基本上矩形的部分。
41.图8是根据本公开的各个方面的器件600的部分或整体的局部截面 图，该器件600包括多个基于铁电的存储器单元，例如基于铁电的存储器 单元602a和基于铁电的存储器单元602b。基于铁电的存储器单元602a和 基于铁电的存储器单元602b可以包括本文所述的铁电堆叠中的任何一 者。在图8中，基于铁电的存储器单元602a被设置为与基于铁电的存储器 单元602b横向相邻，并且基于铁电的存储器单元602a和基于铁电的存储 器单元602b各自包括相应的铁电堆叠100a。器件600具有与逻辑区域 604b横向相邻设置的存储器区域604a，其中每个存储器区域包括具有下电 介质部分510l和上电介质部分510u的电介质结构510。互连件615a、互 连件615b和互连件615c设置在下电介质部分510l中，其中基于铁电的 存储器单元602a和基于铁电的存储器单元602b设置在存储器区域604a的 电介质结构510内并分别物理地接触互连件615a和互连件615b。互连件 620a、互连件620b和互连件620c设置在上电介质部分510u中，其中互 连件620a和互连件620b分别物理地接触基于铁电的存储器单元602a和基 于铁电的存储器单元602b，并且互连件620c物理地接触互连件615c。互 连件650a、互连件650b和互连件650c设置在上电介质部分510u中，其 中互连件650a、互连件650b和互连件650c分别连接到互连件620a、互连 件620b和互连件620c。互连件615a-615c类似于上述互连件515并且可以 被配置为类似于上述互连件515。互连件620a-620c类似于上述互连件520 并且可以被配置为类似于上述互连件520。互连650a-650c类似于上述互 连件515和/或互连件520，并且可以被配置为类似于上述互连件515和/或 互连件520。在一些实施例中，互连件620a-620c和互连件650a-650c形成 mli特征的第一金属化层(例如，金属x级，其中x大于或等于1)的一 部分，并且互连件615a-615c形成第一金属化层正下方的第二金属化层 (例如，金属x-1级)的一部分。在这样的实施例中，基于铁电的存储器 单元602a和/或基于铁电的存储器单元602b位于两个直接相邻的金属化层 之间。在这样的实施例中，互连件620a-620c可以被称为过孔，并且互连 件650a-650c和互连件615a-615c可以被称为金属线。在一些实施例中， 基于铁电的存储器单元602a与基于铁电的存储器单元602b串联电连接。 在一些实施例中，基于铁电的存储器单元602a与基于铁电的存储器单元 602b并联电连接。在一些实施例中，基于铁电的存储器单元602a和/或基 于铁电的存储器单元602b电连接到器件600的另一电子器件。为了清楚 起见，图8已经被简化，以便更好地理解本公开的发明概念。可以在器件 600中添加附加特征，并且可以在器件600的其他实施例中替换、修改或 消除下面描述的一些特征。
42.本公开涉及将本文所述的铁电堆叠实现为铁电存储器器件中的电容 器。例如，图
9是根据本公开的各个方面的铁电存储器器件700的部分或 整体的局部截面图。铁电存储器器件700(例如，feram)包括连接到一 个或多个电容器的晶体管702，例如包括本文所述的任何铁电堆叠的基于 铁电的电容器704。在图9中，基于铁电的电容器704包括铁电堆叠 100a，并且衬底130是包括以下项的器件衬底：半导体衬底710(例如， 硅衬底)；设置在半导体衬底710中的隔离特征712；以及具有设置在源 极/漏极区域724a和源极/漏极区域724b之间的金属栅极(例如，栅极电 介质720和栅极电极722)的晶体管702，源极/漏极区域724a和源极/漏 极区域724b中的每一个都被设置在半导体衬底710中。隔离特征712将晶 体管702与设置在半导体衬底710内和/或上的其他器件电隔离。在一些实 施例中，晶体管702具有金属-绝缘体-半导体衬底结构(即，栅极电极 722-栅极电介质720-半导体衬底710(其中，在源极/漏极区域724a和源极 /漏极区域724b之间形成沟道区域))。为了清楚起见，图9已被简化， 以便更好地理解本公开的发明构思。可以在铁电存储器器件700中添加附 加特征，并且可以在铁电存储器器件700的其他实施例中替换、修改或消 除下面描述的一些特征。
43.栅极电介质720包括电介质材料，例如氧化硅、高k电介质材料、其 他合适的电介质材料或其组合。高k电介质材料的示例包括二氧化铪 (hfo2)、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、 二氧化铪-氧化铝(hfo
2-al2o3)合金、其他合适的高k电介质材料或其组 合。在一些实施例中，栅极电介质720包括设置在界面层(例如，氧化硅 层)之上的高k电介质层。栅极电极722包括导电材料，例如多晶硅、 al、cu、ti、ta、w、mo、co、tan、nisi、cosi、tin、wn、tial、 tialn、tacn、tac、tasin、其他导电材料或其组合。在一些实施例中， 栅极电极722包括多于一层，例如功函数层和体(或填充)导电层。功函 数层是被调整为具有期望功函数(例如，n型功函数或p型功函数)的导 电层，并且导电体层是形成在功函数层之上的导电层。在一些实施例中， 功函数层包括n型功函数材料，例如ti、ag、mn、zr、taal、taalc、 tialn、tac、tacn、tasin、其他合适的n型功函数材料或其组合。在一 些实施例中，功函数层包括p型功函数材料，例如ru、mo、al、tin、 tan、wn、zrsi2、mosi2、tasi2、nisi2、wn、其他合适的p型功函数材 料或其组合。体导电层包括合适的导电材料，例如al、w、cu、ti、ta、 多晶硅、金属合金、其他合适的材料或其组合。晶体管702的金属栅极可 以包括许多其他层，例如，帽盖层、界面层、扩散层、阻挡层、硬掩模层 或其组合。源极/漏极区域724a和源极/漏极区域724b包括掺杂有n型掺杂 剂、p型掺杂剂或其组合的半导体材料，例如硅、锗、其他合适的半导体 材料或其组合。源极/漏极区域724a和源极/漏极区域724b可以包括轻掺 杂的源极/漏极(ldd)区域、重掺杂的源极/漏极(hdd)区域和/或外延 源极/漏极特征。
44.铁电存储器器件700具有mli特征，该mli特征包括：金属一 (m1)层(例如，包括器件级接触件730a、器件级接触件730b、器件级 接触件730c、金属线735a、金属线735b、金属线735c和下电介质部分 510l中设置有器件级接触件730a-730c和金属线735a-735c的部分)、金 属二(m2)层(例如，包括过孔740a、过孔740b、过孔740c、金属线 745a、金属线745b、金属线745c和下电介质部分510l中设置有过孔 740a-740c和金属线745a-745c的部分)、金属三(m3)层(例如，包括 过孔750、金属线755和下电介质部分510l中设置有过孔750和金属线 755的部分)、金属四(m4)层(例如，包括过孔760、金属线765、和 上电介质部分510u中设置有过孔760和金属线765的部分)、和金属五 (m5)层(例如，包括过孔770、金属线775和上
电介质部分510u中设 置有过孔770和金属线755的部分)。基于铁电的电容器704设置在m3 层和m4层之间，基于铁电的电容器704通过设置在下电介质部分510l中 的过孔780电连接到m3层，并且通过过孔760电连接到m4层。器件级 接触件730a-730c、金属线735a-735c、过孔740a-740c、金属线745a
‑ꢀ
745c、过孔750、金属线755、过孔760、金属线765、过孔770、金属线 775和过孔780类似于本文所述的互连件515、互连件520和/或其他互连 件，并且可以按照这些互连件进行配置。器件级接触件730a是连接到晶体 管702的源极/漏极区域724a的源极/漏极接触件，器件级接触件730b是连 接到晶体管702的栅极电极722的栅极接触件(或栅极过孔)，并且器件 级接触件730c是连接到晶体管702的源极/漏极区域724b的源极/漏极接触 件。在所描绘的实施例中，金属线745a被配置为通过过孔740a、金属线 735a和器件级接触件730a电连接到晶体管702的源极/漏极区域724a的电 源线；金属线745b被配置为通过过孔740b、金属线735b和器件级接触件 730b电连接到晶体管702的金属栅极(具体而言是栅极电极722)的字 线；金属线775被配置为通过过孔770、金属线765和过孔760电连接到 基于铁电的电容器704(具体而言是铁电堆叠100a的顶部电极114)的位 线；并且基于铁电的电容器704通过过孔780、金属线755、过孔750、金 属线745c、过孔740c、金属线735c和器件级接触件730c电连接到晶体管702(具体而言，铁电堆叠100a的底部电极112电连接到源极/漏极区域 724b)。电源线、字线和位线与相应的电压电连接，使得可以向电源线、 字线和/或位线施加电压以读取和/或写入基于铁电的电容器704。在一些实 施例中，电压被施加到电源线、字线和/或位线，以例如通过改变如本文所 述的fsl 120a和/或fsl 120b的极化状态来提供合适的偏置条件，以用于 向基于铁电的电容器704的fsl堆叠110写入数据和/或从fsl堆叠110 读取数据。本公开涉及晶体管702、基于铁电的电容器704和/或其他器件 之间的其他电气连接，以将铁电存储器器件700配置为可以存储可读取和/ 或写入的数据的非易失性存储器。
45.本公开涉及在类似fefet的存储器器件中实现本文所述的铁电堆叠， 其中铁电堆叠连接到晶体管的金属栅极或与之组合。例如，图10是根据 本公开的各个方面的类似fefet的存储器器件800的部分或整体的局部截 面图。在图10中，类似fefet的存储器器件800包括晶体管802，该晶体 管802具有包括mfm-mis结构的金属栅极，例如连接到金属-绝缘体-半 导体(mis)结构(此处为栅极电极722-栅极电介质720-半导体衬底 710)的mfm堆叠(此处为铁电堆叠100a)，其中金属栅极设置在源极/ 漏极区域724a和源极/漏极区域724b之间。在一些实施例中，类似fefet 的存储器器件800具有mli特征，该mli特征包括m1层(例如，包括器 件级接触件830a、器件级接触件830b、器件级接触件830c、金属线 835a、金属线835b、金属线835c和电介质结构510中设置有器件级接触 件830a-830c和金属线835a-835c的电介质层)、m2层(例如，包括过孔 840a、过孔840b、过孔840c、金属线845a、金属线845b、金属线845c和 电介质结构510中设置有过孔840a-840c和金属线845a-845c的电介质 层)、以及m3层(例如，包括过孔850、金属线855和电介质结构510 中设置有过孔850和金属线855的电介质层)。器件级接触件830a
‑ꢀ
830c、金属线835a-835c、过孔840a-840c、金属线845a-845c、过孔850 和金属线855类似于本文所述的互连件515、互连件520和/或其他互连件 并且可以按照这些互连件进行配置。器件级接触件830a是连接到晶体管 802的源极/漏极区域724a的源极/漏极接触件，器件级接触件830b是连接 到晶体管802的金属栅极的栅极接触件(或栅极过孔)，并且器件级接触 件830c是连接到晶体管802的源极/漏极区
域724b的源极/漏极接触件。在 所描绘的实施例中，金属线845a被配置为通过过孔840a、金属线835a和 器件级接触件830a电连接到晶体管802的源极/漏极区域724a的位线；金 属线855被配置为通过过孔850、金属线845b、过孔840b、金属线835b 和器件级接触件830b电连接到晶体管802的金属栅极(具体而言是铁电 堆叠100a的顶部电极114)的字线；并且金属线845c被配置为通过过孔 840c、金属线835c和器件级接触件830c电连接到晶体管802的源极/漏极 区域724b的电源线。电源线、字线和位线与相应的电压电连接，使得可 以向电源线、字线和/或位线施加电压以读取和/或写入晶体管802的铁电 堆叠100a。在一些实施例中，电压被施加到电源线、字线和/或位线，以 提供合适的偏置条件，以用于将数据状态写入晶体管802的fsl堆叠110 和/或从fsl堆叠110读取数据，如本文所述。在所描绘的实施例中，铁 电堆叠100a设置在栅极电极722正上方并与栅极电极722物理接触。在 一些实施例中，铁电堆叠100a电连接(但不物理连接)到栅极电极 722。在这样的实施例中，一个或多个器件级接触件、过孔、和/或金属线 可以设置在铁电堆叠100a和栅极电极722之间并将铁电堆叠100a电连接 到栅极电极722。在这样的实施例中，被配置为类似fefet的存储器器件 800的位线的金属线可以被设置得高于m3层。本公开涉及晶体管802和/ 或其他器件的其他电气连接，以将类似fefet的存储器器件800配置为可 以存储数据的非易失性存储器。为了清楚起见，图10已被简化，以便更 好地理解本公开的发明构思。可以在类似fefet的存储器器件800中添加 附加特征，并且可以在类似fefet的存储器器件800的其他实施例中替 换、修改或消除下面描述的一些特征。
46.本公开涉及在类似fefet的存储器器件中实现本文所述的铁电堆叠， 其中铁电堆叠替换晶体管的金属栅极的栅极电极。例如，图11是根据本 公开的各个方面的类似fefet的存储器器件900的部分或整体的局部截面 图。类似fefet的存储器器件900在许多方面类似于图10中的类似 fefet的存储器器件800，不同之处在于类似fefet的存储器器件900包 括晶体管902，该晶体管902具有包括mfmis结构的金属栅极，例如 mfm堆叠(此处为铁电堆叠100a)、栅极电介质722和半导体衬底 710，其中，金属栅极设置在源极/漏极区域724a和源极/漏极区域724b之 间。因此，晶体管902的金属栅极堆叠不包括栅极电极722。在一些实施 例中，类似fefet的存储器器件900具有mli特征，该mli特征包括m1 层(例如，包括器件级接触件930a、器件级接触件930b、器件级接触件 930c、金属线935a、金属线935b、金属线935c、以及电介质结构510中 设置有器件级接触件930a-930c和金属线935a-935c的电介质层)、m2层 (例如，包括过孔940a、过孔940b、过孔940c、金属线945a、金属线 945b、金属线945c和电介质结构510中设置有过孔940a-940c和金属线 945a-945c的电介质层)、以及m3层(例如，包括过孔950、金属线955 和电介质结构510中设置有过孔950和金属线955的电介质层)。器件级 接触件930a-930c、金属线935a-935c、过孔940a-940c、金属线945a
‑ꢀ
945c、过孔950和金属线955类似于本文所述的互连件515、互连件520 和/或其他互连件并且可以按照这些互连件进行配置。器件级接触件930a 是连接到晶体管902的源极/漏极区域724a的源极/漏极接触件，器件级接 触件930b是连接到晶体管902的金属栅极的栅极接触件，并且器件级接 触件930c是连接到晶体管902的源极/漏极区域724b的源极/漏极接触件。 在所描绘的实施例中，金属线945a被配置为通过过孔940a、金属线935a 和器件级接触件930a电连接到晶体管902的源极/漏极区域724a的位线； 金属线955被配置为通过过孔950、金属线945b、过孔940b、金属线 935b和器件级接触件930b电连接到晶体管902的金属栅极(具体
而言是 铁电堆叠100a的顶部电极114)的字线；并且金属线945c被配置为通过 过孔940c、金属线935c和器件级接触件930c电连接到晶体管902的源极/ 漏极区域724b的电源线。电源线、字线和位线与相应的电压电连接，使 得可以向电源线、字线和/或位线施加电压以读取和/或写入晶体管902的 铁电堆叠100a。在一些实施例中，电压被施加到电源线、字线和/或位 线，以提供合适的偏置条件，以用于将数据写入晶体管902的fsl堆叠 110和/或从fsl堆叠110读取数据，如本文所述。在所描绘的实施例中， 铁电堆叠100a设置在栅极电介质720正上方并物理地接触栅极电介质 720。在一些实施例中，铁电堆叠100a电连接(但不物理地连接)到栅极 电介质720。在这样的实施例中，一个或多个器件级接触件、过孔、和/或 金属线可以被设置在铁电堆叠100a与栅极电介质722之间并将铁电堆叠 100a电连接到栅极电介质722。在这样的实施例中，被配置为类似fefet 的存储器器件900的位线的金属线可以被设置得高于m3层。本公开涉及 晶体管902和/或其他器件的其他电气连接，以将类似fefet的存储器器 件900配置为可以存储数据的非易失性存储器。为了清楚起见，图11已 被简化，以便更好地理解本公开的发明构思。可以在类似fefet的存储器 器件900中添加附加特征，并且可以在类似fefet的存储器器件900的其 他实施例中替换、修改或消除下面描述的一些特征。
47.图12是根据本公开的各个方面的用于制造诸如本文所述的铁电存储 器器件的方法1000的流程图。图13a-图13i是根据本公开的各个方面的 铁电存储器器件(例如，图7b中的器件500b)的部分或整体在各个制造 阶段(例如，与图12中的方法1000相关联的那些阶段)的局部图解截面 图。为了便于讨论和理解，图12和图13a-图13i将在制造铁电存储器器 件(例如，具有铁电堆叠100a的器件500b)的上下文中同时讨论。本公 开涉及实施方法1000(在一些实施例中，经过修改)以制造本文所公开的 任何铁电堆叠的实施例。为了清楚起见，图12和图13a-图13i已被简 化，以便更好地理解本公开的发明构思。可以在方法1000之前、期间和 之后提供附加步骤，并且对于方法1000的附加实施例，可以移动、替换 或消除所描述的一些步骤。
48.在方框1002，方法1000包括在设置在衬底之上的第一电介质层中形 成第一互连件。例如，在图13a中，处理包括在衬底130之上沉积ild层 (其可以形成下电介质部分510l的部分或整体)、对ild层进行图案化 以在其中形成开口、在ild层之上沉积填充开口的一个或多个导电层(例 如，金属层)、以及执行平坦化工艺，该平坦化工艺去除一个或多个导电 层中设置在ild层的顶表面之上的部分，从而形成设置在下电介质部分 510l中的互连件515。如本文所述，互连件515可以是器件级接触件、过 孔或金属线。在一些实施例中，图案化可以实现单一镶嵌工艺、双重镶嵌 工艺、其他合适的图案化工艺或其组合。用于沉积ild层和/或一个或多个 导电层的沉积工艺可以包括化学气相沉积(cvd)、物理气相沉积 (pvd)、原子层沉积(ald)、高密度等离子体cvd(hdpcvd)、 金属有机化学气相沉积(mocvd)、远程等离子体cvd(rpcvd)、 等离子体增强cvd(pecvd)，低压cvd(lpcvd)、原子层cvd (alcvd)、大气压cvd(apcvd)、其他合适的方法或其组合。在一 些实施例中，ild层通过可流动cvd(fcvd)工艺形成，该工艺包括例 如，在衬底130之上沉积可流动材料(例如，液体化合物)，并且通过合 适的技术(例如，热退火和/或紫外线辐射处理)将可流动材料转换为固体 材料。
49.在方框1004，方法1000继续在第一电介质层和第一互连件之上形成 第一绝缘结
构。第一绝缘结构的材料不同于第一电介质层的材料和第一互 连件的材料，以在后续处理期间提供蚀刻选择性。例如，在图13a中，处 理包括通过任何合适的工艺在下电介质部分510l和互连件515之上沉积 绝缘层542，例如cvd、pvd、ald、fcvd、hdpcvd、mocvd、 rpcvd、pecvd、lpcvd、alcvd、apcvd、其他合适的方法或其组 合。在一些实施例中，绝缘层542是碳化硅层。在一些实施例中，绝缘层 542包括具有多于一个电介质层的多层结构。
50.在方框1006，方法1000继续形成具有fsl堆叠的存储器单元，该 fsl堆叠穿过第一绝缘结构延伸到第一互连件，如图13b-图13f所示。在 方框1008，形成存储器单元可以包括在第一绝缘结构中形成暴露第一互连 件的开口。例如，在图13b和图13c中，处理包括：在绝缘层542之上沉 积掩模层1100；图案化掩模层1100以形成开口1102，该开口1102部分 或全部地暴露绝缘层542中覆盖在互连件515上的部分；使用经图案化掩 模层1100作为蚀刻掩模来蚀刻绝缘层542，以在绝缘层542中形成暴露互 连件515的开口1104；以及在蚀刻绝缘层542期间和/或之后去除经图案 化掩模层1100。掩模层1100是抗蚀剂层、硬掩模层、其他合适的图案化 层或其组合。蚀刻可以包括干法蚀刻工艺、湿法蚀刻工艺、其他合适的蚀 刻工艺或其组合。在图13c中，开口1104具有由绝缘层542的倾斜侧壁 形成的锥形宽度。本公开涉及具有不同的轮廓的开口1104，例如具有由绝 缘层542的基本上竖直的侧壁形成的基本上均匀的宽度。
51.在方框1010-1018，形成存储器单元可以包括：在方框1010，在第一 绝缘结构之上形成底部电极层；在方框1012，在底部电极层之上形成具有 第一厚度的第一fsl；在方框1014，在第一fsl之上形成阻挡层；在方 框1016，在阻挡层之上形成具有第二厚度的第二fsl；并且在方框 1018，在第二fsl之上形成顶部电极层，其中底部电极层、第一fsl、阻 挡层、第二fsl和顶部电极层填充开口。例如，在图13d中，处理包括在 绝缘结构542之上沉积底部电极层1110，其中底部电极层1110覆盖绝缘 层542的顶表面并部分填充开口1104；在底部电极层1110之上沉积具有 第一厚度的第一fsl 1112a，其中第一fsl 1112a设置在绝缘层542的顶 表面之上并部分填充开口1104；在第一fsl 1112a之上沉积阻挡层1114， 其中阻挡层1114设置在绝缘层542的顶表面之上并部分填充开口1104； 在阻挡层1114之上沉积第二fsl 1112b，其中第二fsl 1112b设置在绝缘 层542的顶表面之上并部分填充开口1104；以及在第二fsl 1112b之上沉 积顶部电极层1116，其中顶部电极层1116设置在绝缘层542的顶表面之 上并填充开口1104的剩余部分。底部电极层1110符合并覆盖开口1104的 侧壁和底部(侧壁和底部分别由绝缘层542和互连件515形成)。底部电 极层1110、第一fsl 1112a、阻挡层1114、第二fsl 1112b和顶部电极层 1116形成具有fsl堆叠(例如，第一fsl 1112a、阻挡层1114和第二 fsl 1112b)的铁电堆叠1120。底部电极层1110、第一fsl 1112a、阻挡 层1114、第二fsl 1112b和/或顶部电极层1116通过cvd、pvd、ald、 fcvd、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、 apcvd、其他合适的方法或其组合沉积。在所描绘的实施例中，通过共形 沉积工艺来形成底部电极层1110、第一fsl 1112a、阻挡层1114、第二 fsl 1112b和顶部电极层1116，使得底部电极层1110、第一fsl 1112a、 阻挡层1114、第二fsl 1112b和顶部电极层1116各自在各种表面上具有 基本上均匀的厚度。
52.根据本公开的实施例，第一fsl 1112a和第二fsl 1112b各自包括具 有晶体结构的铁电材料，具体而言是具有基本上正交的晶体结构，以增强 存储器单元502的铁电特性和性能特性。在一些实施例中，形成第一fsl1112a和第二fsl 1112b包括沉积铁电材料，其
中，随着铁电材料厚度的 增加，沉积工艺的沉积参数被配置(调整)以抑制非铁电晶体相(例如m 相)的生长和/或抑制铁电材料中的晶粒尺寸生长，例如，m相部分的晶粒 尺寸和/或o相部分的晶粒尺寸。可调整的沉积参数包括沉积前体、沉积 前体流速、沉积温度、沉积时间、沉积压力、源功率、射频(rf)偏置电 压、rf偏置功率、其他合适的沉积参数或其组合。在一些实施例中，当 形成第一fsl 1112a和第二fsl 1112b以分别提供具有第一厚度和第二厚 度的铁电材料时，调整沉积前体流速、沉积温度、沉积时间和/或沉积压 力，第一厚度和第二厚度中的每一个均小于阈值厚度，在该阈值厚度下， 可观察到可能导致非铁电条件的非铁电晶体相变和/或晶粒尺寸。例如，如 上所述，fsl 1112a的第一厚度和第二fsl 1112b的第二厚度可以分别为 厚度t1和厚度t2。在一些实施例中，沉积前体流速、沉积温度、沉积时 间、和/或沉积压力在形成第一fsl 1112a和第二fsl 1112b时被调整，以 提供具有优化存储器单元502的存储器窗口的厚度的铁电材料。因为阻挡 层1114沉积在第一fsl 1112a上，而第二fsl 1112b沉积在阻挡层1114 上，在铁电材料的晶体结构中降低铁电性的晶体相变和/或晶粒尺寸产生之 前，停止对第一fsl 1112a的铁电材料的沉积，并且第二fsl 1112b的铁 电材料不会呈现第一fsl 1112a的铁电材料的晶体结构和/或晶粒尺寸，使 得第二fsl 1112b的铁电材料在其晶体结构和/或晶粒尺寸方面不会呈现随 着第二fsl 1112b的厚度增加而降低铁电性的晶体相变。换句话说，阻挡 层1114中断铁电堆叠1120中fsl(此处为第一fsl 1112a和第二fsl1112b)的整体晶粒生长，这提供了具有铁电材料的fsl子层(此处为第 一fsl 1112a和第二fsl 1112b)，所述铁电材料的晶体结构基本上具有 铁电相(例如，o相)，并且具有抑制非铁电表现的晶粒尺寸。这部分地 增加了第一fsl 1112a的铁电性和第二fsl 1112b的铁电性，这可以增加 可由存储器单元502执行的开关操作的数量。在一些实施例中，形成阻挡 层1114包括沉积电介质材料，其中，沉积工艺的沉积参数被配置(调 整)以提供具有以下特性的电介质材料：具有比fsl 1112a和/或fsl1112b更高的带隙(例如，用于减小泄漏电流)和/或具有确保第一fsl1112a和第二fsl 1112a之间的晶粒生长中断的晶体条件。在一些实施例 中，在形成阻挡层1114时调整沉积前体流速、沉积温度、沉积时间和/或 沉积压力，以提供具有以下特性的电介质材料：不同于第一fsl 1112a和 第二fsl 1112b的晶体条件(例如，非晶结构)；与第一fsl 1112a和第 二fsl 1112b相比，更高的能带隙；以及优化性能的厚度。
53.在方框1020，方法1000继续对顶部电极层执行第一图案化工艺以形 成存储器单元的顶部电极。例如，在图13e和图13f中，处理包括在顶部 电极层1116之上形成经图案化掩模层1130，其中经图案化掩模层1130覆 盖顶部电极层1116中设置在互连件515之上的部分(图13e)；使用经图 案化掩模层1130作为蚀刻掩模来蚀刻顶部电极层1116的暴露部分，其中 顶部电极层1116的剩余部分形成存储器单元502的顶部电极114(图 13f)；以及在蚀刻顶部电极层1116期间和/或之后去除经图案化掩模层 1130。经图案化掩模层1130是抗蚀剂层、硬掩模层、其他合适的图案化 层或其组合。蚀刻包括干法蚀刻工艺、湿法蚀刻工艺、其他合适的蚀刻工 艺或其组合。在一些实施例中，蚀刻被配置为相对于第二fsl 1112b和/或 经图案化掩模层1130来选择性地去除顶部电极层1116。换句话说，蚀刻 工艺基本上去除顶部电极层1116，但不去除(或基本上不去除)第二fsl1112b和/或经图案化掩模层1130。例如，选择蚀刻剂进行蚀刻工艺，该蚀 刻工艺以高于铁电材料(即，第二fsl 1112b，例如，金属氧化物材料) 的速率来蚀刻金属材料(即，顶部电极层1116)(即，蚀刻剂对金属
具有 高蚀刻选择性)。在这样的处理之后，顶部电极114的沿着横向方向的长 度小于第二fsl 1112a、阻挡层1114、第一fsl 1112b和底部电极层1110 的长度，使得顶部电极114的侧壁不与第二fsl 1112a、阻挡层1114、第 一fsl 1112b和/或底部电极层1110的侧壁对齐。
54.在方框1022，方法1000继续对第二fsl、阻挡层和第一fsl执行第 二图案化处理以形成存储器单元的fsl堆叠，并且对底部电极层执行第二 图案化处理以形成存储器单元的底部电极。例如，在图13g中，处理可以 包括在铁电堆叠1120(具体而言为顶部电极114和第二fsl 1112b)之上 沉积硬掩模层；对硬掩模层执行图案化工艺，从而提供硬掩模层546，该 硬掩模层546覆盖顶部电极114和第二fsl 1112b、阻挡层1114、第一 fsl 1112a和底部电极层1110中横向延伸超过顶部电极114的部分；使用 硬掩模层546作为蚀刻掩模来蚀刻铁电堆叠1120(即，第二fsl 1112b、 阻挡层1114、第一fsl 1112a和底部电极层1110)的暴露部分，其中第二 fsl 1112b、阻挡层1114、第一fsl 1112a和底部电极层1110的剩余部分 分别形成存储器单元502的fsl 120b、阻挡层122、fsl 120a和底部电极 112。在第二图案化工艺期间和/或之后不去除经图案化掩模层(即，硬掩 模层546)。蚀刻包括干法蚀刻工艺、湿法蚀刻工艺、其他合适的蚀刻工 艺或其组合。在一些实施例中，蚀刻被配置为相对于硬掩模层546和/或绝 缘层542来选择性地去除铁电堆叠1120(即，第二fsl 1112b、阻挡层 1114、第一fsl 1112a和底部电极层1110)的各种暴露层。换句话说，蚀 刻工艺基本上去除第二fsl 1112b、阻挡层1114、第一fsl 1112a和/或底 部电极层1110，但不去除或基本上不去除硬掩模层546和/或绝缘层542。 例如，为蚀刻工艺选择蚀刻剂，该蚀刻工艺以高于含硅的电介质材料 (即，硬掩模层546，例如氮化硅材料和/或绝缘层542，例如碳化硅材 料)的速率来蚀刻含金属的电介质材料(即，第二fsl 1112b、阻挡层 1114和/或第一fsl 1112a，例如金属氧化物材料)和/或金属材料(即， 底部电极层1110)(即，蚀刻剂相对于含金属的电介质材料和/或金属材 料具有高蚀刻选择性)。在一些实施例中，蚀刻是多步骤蚀刻工艺。例 如，蚀刻工艺可以替换蚀刻剂和/或调整其他蚀刻参数(例如，蚀刻时间、 蚀刻温度、蚀刻压力、蚀刻剂流速等)，以单独地并交替地去除第二fsl1112b，然后去除阻挡层1114，然后去除第一fsl 1112a，并且然后去除 底部电极层1110。在另一示例中，蚀刻工艺可以替换蚀刻剂和/或调整其 他蚀刻参数，以在第一蚀刻步骤中相对于硬掩模层546和/或底部电极层 1110去除第二fsl 1112b、阻挡层1114、和第一fsl 1112a，并且然后在 第二蚀刻步骤中相对于硬掩模层546和/或绝缘层542去除底部电极层1110。在这样的处理之后，fsl 120b、阻挡层122、fsl 120a和底部电极 112沿着横向方向的长度在横向方向上基本相同，并且大于顶部电极114 沿着横向方向的长度，使得fsl 120b、阻挡层122、fsl 120a和底部电极 112的侧壁基本上彼此对准，但不与顶部电极114的侧壁对准。本公开涉 及对铁电堆叠1120的更多或更少层执行第一图案化工艺和第二图案化工 艺的实施例，以提供铁电堆叠100a的各种不同配置(例如，倾斜侧壁、 阶梯侧壁、竖直侧壁等)。本公开还涉及一些实施例，其中对铁电堆叠 1120的各个层仅执行一个图案化工艺或多于两个的图案化工艺，提供了铁 电堆叠100a的各种不同配置，例如本文所述的任何配置。在一些实施例 中，铁电堆叠的每个“阶梯”对应于相应的图案化工艺。
55.在方框1024和方框1026，方法1000继续分别在存储器单元和第一绝 缘结构之上形成第二绝缘结构，并且在第二绝缘结构之上形成第二电介质 层。第二绝缘结构的材料不同于第二电介质层的材料，以在后续处理期间 提供蚀刻选择性。例如，在图13h中，处理包
括在存储器单元502、硬掩 模层546、下电介质部分510l和互连件515之上沉积绝缘层544，以及在 绝缘层544之上沉积ild层(其可以形成上电介质部分510u的部分或整 体)。绝缘层544覆盖和/或环绕硬掩模层546以及存储器单元502中设置 在绝缘层542的顶表面之上的部分。针对沉积绝缘层544和/或ild层而实 施的沉积工艺可以包括cvd、pvd、ald、fcvd、hdpcvd、 mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、其他合适的 方法或其组合。在一些实施例中，绝缘层544通过共形沉积工艺(例如， pvd和/或ald)形成，使得绝缘层544具有基本上均匀的厚度，并且 ild层通过fcvd形成。在一些实施例中，绝缘层544是碳化硅层，并且 ild层是低k电介质层(例如，teos形成的氧化物)。在一些实施例 中，绝缘层544包括具有多于一个电介质层的多层结构。
56.在方框1028，方法1000继续形成第二互连件，该第二互连件穿过第 二电介质层和第二绝缘结构延伸到存储器单元的顶部电极。例如，在图 13h中，处理包括：在上电介质部分510u中图案化ild层以在其中形成 开口；对绝缘层544和硬掩模层546进行图案化以使开口延伸穿过绝缘层544和硬掩模层546以暴露顶部电极114；在ild层之上沉积填充开口的 一个或多个导电层(例如，金属层)；以及执行平坦化工艺，该平坦化工 艺去除一个或多个导电层中设置在ild层的顶表面之上的部分，从而形成 设置在下电介质部分510l中的互连件520。如本文所述，互连件520可以 是器件级接触件、过孔或金属线。在一些实施例中，图案化可以实现单一 镶嵌工艺、双重镶嵌工艺、其他合适的图案化工艺或其组合。
57.本文所述的铁电堆叠(例如，铁电堆叠100a、铁电堆叠100b、铁电 堆叠200a、铁电堆叠200b、铁电堆叠300a、铁电堆叠300b、铁电堆叠 400a和/或铁电堆叠400b)和/或基于铁电的器件(例如，器件500a、器 件500b、器件600、铁电存储器器件700、类似fefet的器件800和/或类 似fefet的器件900)可以包括在微处理器、存储器和/或其他ic器件 中。在一些实施例中，本文所述的一个或多个铁电堆叠和/或一个或多个基 于铁电的器件是ic芯片、片上系统(soc)或其部分的一部分，其包括相 应的无源和有源微电子器件，例如电阻器、电容器、电感器、二极管、 pfet、nfet、mosfet、cmos晶体管、bjt、ldmos晶体管、高压晶 体管、高频晶体管、其他合适的组件或其组合。
58.因此，本文公开了可以提高铁电存储器器件的保持性能的铁电堆叠。 示例性铁电堆叠具有设置在第一电极和第二电极之间的铁电开关层 (fsl)堆叠。铁电堆叠包括设置在第一fsl和第二fsl之间的阻挡层， 其中阻挡层的第一晶体条件不同于第一fsl的第二晶体条件和/或第二 fsl的第三晶体条件。在一些实施例中，第一晶体条件为非晶相，并且第 二晶体条件和/或第三晶体条件为正交相。在一些实施例中，第一fsl和/ 或第二fsl包括第一金属氧化物，并且阻挡层包括第二金属氧化物。在一 些实施例中，阻挡层的第一能带隙不同于(例如，大于)第一fsl的第二 能带隙和/或第二fsl的第三能带隙。在一些实施例中，第一fsl的第二 能带隙和第二fsl的第三能带隙相同。
59.fsl堆叠可以是铁电电容器、晶体管的一部分和/或连接到铁电存储器 器件中的晶体管，来以非易失性方式提供数据存储。在一些实施例中，晶 体管设置在衬底之上，fsl堆叠设置在衬底之上，互连结构设置在衬底之 上，并且互连结构电连接到晶体管和fsl堆叠。在一些实施例中，fsl堆 叠通过互连结构电连接到晶体管的源极/漏极区域。在一些实施例中，晶体 管具有包括设置在栅极电介质之上的栅极电极的金属栅极，并且fsl堆叠 电连接到栅极电极。在一些实施例中，晶体管具有包括设置在栅极电介质 正上方的fsl堆叠
的金属栅极。在一些实施例中，互连结构包括形成互连 结构的第一层的第一金属化层和形成互连结构的第二层的第二金属化层。 第二层位于第一层之上，并且fsl堆叠设置在互连结构中，该fsl堆叠位 于第一金属化层和第二金属化层之间并电连接到第一金属化层和第二金属 化层。
60.一种示例性存储器器件包括铁电堆叠，该铁电堆叠具有第一电极、第 二电极、设置在第一电极和第二电极之间的第一铁电层和第二铁电层、以 及设置在第一铁电层和第二铁电层之间的电介质层。第一铁电层和第二铁 电层包括第一电介质材料，并且电介质层包括与第一电介质材料不同的第 二电介质材料。在一些实施例中，第一电介质材料具有晶体结构，并且第 二电介质材料具有非晶体结构。在一些实施例中，晶体结构具有正交晶 相。在一些实施例中，第一电介质材料是第一金属氧化物材料，并且第二 电介质材料是第二金属氧化物材料。在一些实施例中，电介质层的第一能 带隙大于第一铁电层的第二能带隙和第二铁电层的第三能带隙。在一些实 施例中，第一铁电层的第二能带隙与第二铁电层的第三能带隙相同。在一 些实施例中，铁电堆叠具有倾斜侧壁，使得铁电堆叠具有锥形宽度。在一 些实施例中，铁电堆叠具有竖直侧壁，使得铁电堆叠具有均匀宽度。在一 些实施例中，铁电堆叠具有阶梯侧壁，使得铁电堆叠具有变化宽度。在一 些实施例中，第一铁电层具有第一厚度，第二铁电层具有第二厚度，并且 电介质层具有第三厚度。第三厚度小于第一厚度，并且第三厚度小于第二 厚度。
61.一种用于形成铁电存储器堆叠的示例性方法包括：在衬底之上形成第 一电极层；在第一电极层上形成第一铁电电介质层；在第一铁电电介质层 之上形成电介质层；在电介质层之上形成第二铁电电介质层；以及在第二 铁电电介质层之上形成第二电极层。第一铁电电介质层具有第一晶体条 件，电介质层具有第二晶体条件，并且第二晶体条件不同于第一晶体条 件。第二铁电电介质层具有第三晶体条件，并且第二晶体条件不同于第三 晶体条件。在一些实施例中，电介质层具有的第一能带隙大于第一铁电电 介质层的第二能带隙和第二铁电电介质层的第三能带隙。在一些实施例 中，形成具有正交晶体结构的第一铁电电介质层包括调整第一沉积工艺以 提供第一晶体条件，形成具有非晶结构的电介质层包括调整第二沉积工艺 以提供第二晶体条件，以及形成具有正交晶体结构的第二铁电电介质层包 括调整第三沉积工艺以提供第三晶体条件。
62.前述内容概述了若干个实施例的特征，使得本领域技术人员可以更好 地理解本公开的各方面。本领域的技术人员应该领会的是，他们可以容易 地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与本 文引入的实施例相同的目的和/或达到与本文引入的实施例相同的优点。本 领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范 围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、 替代和变更。
63.示例1是一种存储器器件，包括：铁电堆叠，具有：第一电极和第二 电极；第一铁电层和第二铁电层，设置在所述第一电极和所述第二电极之 间，其中，所述第一铁电层和所述第二铁电层包括第一电介质材料；以及 电介质层，设置在所述第一铁电层和所述第二铁电层之间，其中，所述电 介质层包括与所述第一电介质材料不同的第二电介质材料。
64.示例2是示例1所述的存储器器件，其中，所述第一电介质材料具有 晶体结构，并且所述第二电介质材料具有非晶体结构。
65.示例3是示例2所述的存储器器件，其中，所述晶体结构具有正交晶 相。
66.示例4是示例1所述的存储器器件，其中，所述第一电介质材料为第 一金属氧化物材料，并且所述第二电介质材料为第二金属氧化物材料。
67.示例5是示例1所述的存储器器件，其中，所述铁电堆叠具有倾斜侧 壁，使得所述铁电堆叠具有锥形宽度。
68.示例6是示例1所述的存储器器件，其中，所述铁电堆叠具有竖直侧 壁，使得所述铁电堆叠具有均匀宽度。
69.示例7是示例1所述的存储器器件，其中，所述铁电堆叠具有阶梯侧 壁，使得所述铁电堆叠具有变化宽度。
70.示例8是示例1所述的存储器器件，其中，所述电介质层的第一能带 隙大于所述第一铁电层的第二能带隙和所述第二铁电层的第三能带隙。
71.示例9是示例8所述的存储器器件，其中，所述第一铁电层的第二能 带隙和所述第二铁电层的第三能带隙相同。
72.示例10是示例1所述的存储器器件，其中，所述第一铁电层具有第 一厚度，所述第二铁电层具有第二厚度，并且所述电介质层具有第三厚 度，其中，所述第三厚度小于所述第一厚度，并且所述第三厚度小于所述 第二厚度。
73.示例11是一种存储器器件，包括：晶体管，设置在衬底之上；铁电 存储器堆叠，设置在所述衬底之上，其中，所述铁电存储器堆叠包括：第 一电极和第二电极，以及铁电开关层(fsl)堆叠，设置在所述第一电极 和所述第二电极之间，其中，所述fsl堆叠包括第一fsl、第二fsl和设 置在所述第一fsl和所述第二fsl之间的阻挡层，其中，所述阻挡层的第 一晶体条件不同于所述第一fsl和所述第二fsl的第二晶体条件；以及互 连结构，设置在所述衬底之上，其中，所述互连结构电连接到所述晶体管 和所述铁电存储器堆叠。
74.示例12是示例11所述的器件，其中，所述铁电存储器堆叠通过所述 互连结构电连接到所述晶体管的源极/漏极区域。
75.示例13是示例12所述的器件，其中，所述互连结构包括：第一金属 化层，形成所述互连结构的第一层；以及第二金属化层，形成所述互连结 构的第二层，其中，所述第二层位于所述第一层之上，并且所述铁电存储 器堆叠设置在所述互连结构中，所述铁电存储器堆叠位于所述第一金属化 层和所述第二金属化层之间并电连接到所述第一金属化层和所述第二金属 化层。
76.示例14是示例11所述的器件，其中，所述晶体管具有金属栅极，所 述金属栅极包括设置在栅极电介质之上的栅极电极，并且其中进一步地， 所述铁电存储器堆叠电连接到所述栅极电极。
77.示例15是示例11所述的器件，其中，所述晶体管具有金属栅极，所 述金属栅极包括设置在栅极电介质正上方的所述铁电存储器堆叠。
78.示例16是示例11所述的器件，其中，所述第一晶体条件为非晶相， 并且所述第二晶体条件为正交相。
79.示例17是示例11所述的器件，其中，所述阻挡层的第一能带隙不同 于所述第一fsl和所述第二fsl的第二能带隙。
80.示例18是一种用于形成铁电存储器堆叠的方法，所述方法包括：在 衬底之上形成
第一电极层；在所述第一电极层之上形成第一铁电电介质 层，其中，所述第一铁电电介质层具有第一晶体条件；在所述第一铁电电 介质层之上形成电介质层，其中，所述电介质层具有第二晶体条件并且所 述第二晶体条件不同于所述第一晶体条件；在所述电介质层之上形成第二 铁电电介质层，其中，所述第二铁电电介质层具有第三晶体条件并且所述 第二晶体条件不同于所述第三晶体条件；以及在所述第二铁电电介质层之 上形成第二电极层。
81.示例19是示例18所述的方法，其中：形成具有正交晶体结构的所述 第一铁电电介质层包括调整第一沉积工艺以提供所述第一晶体条件；形成 具有非晶结构的所述电介质层包括调整第二沉积工艺以提供所述第二晶体 条件；以及形成具有正交晶体结构的所述第二铁电电介质层包括调整第三 沉积工艺以提供所述第三晶体条件。
82.示例20是示例18所述的方法，其中，所述电介质层具有第一能带 隙，所述第一能带隙大于所述第一铁电电介质层的第二能带隙和所述第二 铁电电介质层的第三能带隙。
技术特征：1.一种存储器器件，包括：铁电堆叠，具有：第一电极和第二电极；第一铁电层和第二铁电层，设置在所述第一电极和所述第二电极之间，其中，所述第一铁电层和所述第二铁电层包括第一电介质材料；以及电介质层，设置在所述第一铁电层和所述第二铁电层之间，其中，所述电介质层包括与所述第一电介质材料不同的第二电介质材料。2.根据权利要求1所述的存储器器件，其中，所述第一电介质材料具有晶体结构，并且所述第二电介质材料具有非晶体结构。3.根据权利要求2所述的存储器器件，其中，所述晶体结构具有正交晶相。4.根据权利要求1所述的存储器器件，其中，所述第一电介质材料为第一金属氧化物材料，并且所述第二电介质材料为第二金属氧化物材料。5.根据权利要求1所述的存储器器件，其中，所述铁电堆叠具有倾斜侧壁，使得所述铁电堆叠具有锥形宽度。6.根据权利要求1所述的存储器器件，其中，所述铁电堆叠具有竖直侧壁，使得所述铁电堆叠具有均匀宽度。7.根据权利要求1所述的存储器器件，其中，所述铁电堆叠具有阶梯侧壁，使得所述铁电堆叠具有变化宽度。8.根据权利要求1所述的存储器器件，其中，所述电介质层的第一能带隙大于所述第一铁电层的第二能带隙和所述第二铁电层的第三能带隙。9.一种存储器器件，包括：晶体管，设置在衬底之上；铁电存储器堆叠，设置在所述衬底之上，其中，所述铁电存储器堆叠包括：第一电极和第二电极，以及铁电开关层(fsl)堆叠，设置在所述第一电极和所述第二电极之间，其中，所述fsl堆叠包括第一fsl、第二fsl和设置在所述第一fsl和所述第二fsl之间的阻挡层，其中，所述阻挡层的第一晶体条件不同于所述第一fsl和所述第二fsl的第二晶体条件；以及互连结构，设置在所述衬底之上，其中，所述互连结构电连接到所述晶体管和所述铁电存储器堆叠。10.一种用于形成铁电存储器堆叠的方法，所述方法包括：在衬底之上形成第一电极层；在所述第一电极层之上形成第一铁电电介质层，其中，所述第一铁电电介质层具有第一晶体条件；在所述第一铁电电介质层之上形成电介质层，其中，所述电介质层具有第二晶体条件并且所述第二晶体条件不同于所述第一晶体条件；在所述电介质层之上形成第二铁电电介质层，其中，所述第二铁电电介质层具有第三晶体条件并且所述第二晶体条件不同于所述第三晶体条件；以及在所述第二铁电电介质层之上形成第二电极层。
技术总结本公开总体涉及铁电存储器器件及其制造方法。本文公开了可提高铁电存储器器件的保持性能的铁电堆叠。一种示例性铁电堆叠具有设置在第一电极和第二电极之间的铁电开关层(FSL)堆叠。铁电堆叠包括设置在第一FSL和第二FSL之间的阻挡层，其中阻挡层的第一晶体条件不同于第一FSL和/或第二FSL的第二晶体条件。在一些实施例中，第一晶体条件为非晶相，并且第二晶体条件为正交相。在一些实施例中，第一FSL和/或第二FSL包括第一金属氧化物，并且阻挡层包括第二金属氧化物。铁电堆叠可以是铁电电容器、晶体管的一部分和/或连接到铁电存储器器件中的晶体管，来以非易失性方式提供数据存储。储。储。
技术研发人员：卫怡扬 林子羽 李璧伸 金海光 林杏莲 匡训冲
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2022.02.28
技术公布日：2022/7/5
