1.本发明属于模拟集成电路设计领域，特别是涉及一种交叉耦合电荷泵电路。
背景技术：2.电荷泵电路能够产生比芯片电源更高的电压，广泛应用于eeprom、flash存储器、电源管理模块、驱动芯片。最早的电荷泵电路由cockcroft和walton采用分立元件二极管和电容实现，能够产生80万伏特电压应用在粒子加速器中，二人也因此获得1951年诺贝尔物理学奖。1976年，dickson提出了片上集成的电荷泵电路，采用二极管和电容实现，其中二极管也可以使用栅端和漏端相接的mos管替换。此后，相继出现了其他类型的电荷泵，如四相时钟电荷、交叉耦合电荷泵等，以及对这些类型电荷泵的改良电路。
3.dickson电荷泵和四相时钟电荷泵因为是单条支路的原因，输出电压纹波都比较大；dickson电荷泵的每一级都是二极管的结构，因此每一级都有阈值电压损失，四相时钟电荷泵只在输出级存在阈值电压损失。交叉耦合电荷泵存在两条支路交替提供电流，因此输出电压纹波较小，而且不存在阈值电压损失；但是在时钟转换过程中会出现回流漏电的现象，对电荷泵的效率、输出电压、输出电压纹波均不利。
4.图1所示为传统的交叉耦合电荷泵电路，传输管nmos1和pmos1构成一个反相器，传输管nmos2和pmos2构成另一个反相器，并且两个反相器的输入输出是交叉耦合的。clka和clkb为相位相反的两相时钟，在泵电容cp1和cp2的作用下，内部节点x和y分别跟随时钟clka和clkb变化，在vdd和2*vdd之间摆动，输出vout接近2*vdd。在时钟转换过程中，即clka和clkb为0~vdd的中间状态时，内部节点x和y也为vdd~2*vdd的中间状态，当信号跳变时刻，传输管nmos1、pmos1、nmos2、pmos2均导通，出现从右到左的电流。四个传输管的回流漏电极大地增加时钟电路的功耗，导致电荷泵的效率较低，同时影响输出电压和输出电压纹波。
技术实现要素：5.本发明提供了一种交叉耦合电荷泵电路，解决了现有技术中交叉耦合电荷泵电路会出现回流漏电现象的问题。
6.本发明采用了如下技术方案：一种交叉耦合电荷泵电路，包括升压电路、输出电路和时钟电路，所述升压电路的输入端连接电源电压，用于对电源电压进行升压；所述升压电路的输出端与输出电路的输入端连接，用于输出升压后的电压；所述时钟电路与所述升压电路连接，用于提供第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，所述第一时钟信号和第二时钟信号的低电平不交叠，所述第三时钟信号和第四时钟信号的低电平不交叠，所述第三时钟信号的相位超前于所述第一时钟信号，所述第四时钟信号的相位超前于第二时钟信号；所述升压电路包括第一传输模块、第二传输模块、第一延迟模块、第二延迟模块、第一预放电模块和第二预放电模块；所述第一传输模块的输入端分别连接第一预放电模块的输出端与第一延迟模块
的输出端，输出端连接第一时钟信号；所述第二传输模块的输入端连接第二预放电模块的输出端与第二延迟模块的输出端，输出端连接第二时钟信号；所述第一预放电模块的输入端连接抬高电平后的第三时钟信号并能够在升压开始前关断第一传输模块；所述第二预放电模块的输入端连接抬高电平后的第四时钟信号并能够在升压开始前关断第二传输模块；所述第一延迟模块能够在升压结束后延迟开启第一传输模块；所述第二延迟模块能够在升压结束后延迟开启第二传输模块。
7.进一步地，所述第一延迟模块包括第一电阻和第一电容，所述第一电阻的一端连接第二传输模块的输出端，另一端连接第一传输模块的输入端，所述第一电容的一端连接第一传输模块的输入端，另一端连接电源电压；所述第二延迟模块包括第二电阻和第二电容，所述第二电阻的一端连接第一传输模块的输出端，另一端连接第二传输模块的输入端，所述第二电容的一端连接第二传输模块的输入端，另一端连接电源电压。
8.进一步地，所述输出电路包括第一pmos管和第二pmos管；所述第一pmos管的栅极连接第二时钟信号，漏级连接第一时钟信号；所述第二pmos管的栅极连接第一时钟信号，漏级连接第二时钟信号；所述第一pmos管的源极与所述第二pmos管的源极连接，作为输出电路的输出端。
9.进一步地，所述输出电路还包括二极管，负载电容，负载电流，所述二极管的正极与负载电容的一端均连接电源电压，所述二极管的负极与负载电容的另一端连接第一pmos管的源极，所述负载电流的流入端连接第一pmos管的源极，流出端连接信号地。
10.进一步地，所述时钟电路包括第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、传输门、第一与非门、第二与非门、第一缓冲器、第二缓冲器、第三缓冲器和第四缓冲器；所述第一反相器的输入端和所述传输门的一端均连接时钟源，所述第一反相器的输出端连接第一与非门的第一输入端，所述第一与非门的输出端分别连接第二反相器的输入端和第一缓冲器的输入端，所述第二反相器的输出端连接第三反相器的输入端，所述第三反相器的输出端分别连接第二缓冲器的输入端和第二与非门的第二输入端；所述传输门的另一端连接所述第二与非门的第一输入端，所述第二与非门的输出端分别连接第四反相器的输入端和第三缓冲器的输入端，所述第四反相器的输出端连接第五反相器的输入端，所述第五反相器的输出端分别连接第四缓冲器的输入端与第一与非门的第二输入端；所述第一缓冲器的输出端输出第三时钟信号，所述第二缓冲器的输出端输出第一时钟信号，所述第三缓冲器的输出端输出第四时钟信号，所述第四缓冲器的输出端输出第二时钟信号。
11.进一步地，还包括电平移位电路，电平移位电路与所述输出电路的输出端连接，所述电平移位电路用于抬高第三时钟信号和第四时钟信号的电平。
12.进一步地，所述电平移位电路包括第三pmos管、第四pmos管、第五电容和第六电
容，所述第三pmos管和第四pmos管的源极均连接输出电路的输出端，所述第三pmos管的漏级分别连接第五电容一端和第四pmos管的栅极，第四pmos管的漏级分别连接第六电容的一端和第三pmos管的栅极，所述第五电容的另一端连接第三时钟信号，所述第六电容的另一端连接第四时钟信号，所述第三pmos管的栅极输出抬高电平后的第四时钟信号，所述第四pmos管的栅极输出抬高电平后的第三时钟信号。
13.进一步地，所述第一预放电模块和第二预放电模块均包括nmos管。
14.进一步地，所述第一传输模块和第二传输模块均包括nmos管。
15.进一步地，所述第一时钟信号通过第三电容与所述第一传输模块的输出端连接，所述第三电用于抬高第一时钟信号的电平；所述第二时钟信号通过第四电容与所述第二传输模块的输出端连接，所述第四电容，用于抬高第二时钟信号的电平。
16.本发明的有益效果：本发明通过时钟电路提供两相低电平不交叠的第一时钟信号clk1和第二时钟信号clk2，避免输出电路两个pmos传输管回流漏电。第三时钟信号clk3和第四时钟信号clk4相位分别超前于第一时钟信号clk1和第二时钟信号clk2，经过抬高电平后控制预放电管，确保在升压开始前关闭nmos传输管；延迟电路则确保在升压结束后延迟开启nmos传输管，因此升压级两个nmos传输管不会回流漏电。相比传统的交叉耦合电荷泵电路，本发明消除了回流漏电，提高了电荷泵的效率，并改善了输出电压和输出电压纹波。
附图说明
17.图1为传统的交叉耦合电荷泵电路的结构示意图。
18.图2为本发明中主体电路的结构示意图。
19.图3为本发明中时钟电路的结构示意图。
20.图4为本发明中时钟电路的波形示意图。
21.图5为本发明中主体电路的波形示意图。
具体实施方式
22.为了使本领域技术人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
23.在本发明的实施例中，图2和图3是根据本发明一种交叉耦合电荷泵电路提供的结构示意图。如图2与图3所示，本发明包括升压电路1、输出电路2和时钟电路4，其中，升压电路的输入端连接电源电压vdd，用于对电源电压vdd进行升压。所述升压电路1的输出端与输出电路2的输入端连接，用于输出升压后的电压。
24.所述时钟电路4与所述升压电路1连接，用于提供第一时钟信号clk1、第二时钟信号clk2、第三时钟信号clk3和第四时钟信号clk4，其中，时钟信号如图4所示，第一时钟信号clk1与第二时钟信号为两相低电平不交叠的时钟信号，具体指的是，所述第一时钟信号clk1和第二时钟信号clk2的低电平不交叠且相位相反，所述第三时钟信号clk3和第四时钟信号clk4为两相低电平不交叠的时钟信号，具体指的是所述第三时钟信号clk3和第四时钟
信号clk4的低电平不交叠且相位相反，所述第三时钟信号clk3的相位超前于所述第一时钟信号clk1，所述第四时钟信号clk4的相位超前于第二时钟信号clk2，且所述第三时钟信号clk3超前第四时钟信号clk4相位差与所述第四时钟信号clk4的相位超前第二时钟信号clk2的相位差相等。
25.其中，所述升压电路包括第一传输模块mn1、第二传输模块mn2、第一预放电模块mn3、第二预放电模块mn4、第一延迟模块11、第二延迟模块12、第三电容c3和第四电容c4。
26.所述升压电路1包括第一传输模块mn1、第二传输模块mn2、第一延迟模块11、第二延迟模块12、第一预放电模块mn3和第二预放电模块mn4。
27.所述第一传输模块mn1的输入端分别连接第一预放电模块mn3的输出端与第一延迟模块11的输出端，输出端连接第一时钟信号clk1。所述第二传输模块mn2的输入端连接第二预放电模块mn4的输出端与第二延迟模块12的输出端，输出端连接第二时钟信号clk2。
28.所述第一时钟信号clk1通过第三电容c3与所述第一传输模块mn1的输出端连接，所述第三电容c3用于抬高第一时钟信号clk1的电平。所述第二时钟信号通过第四电容c4与所述第二传输模块mn2的输出端连接，所述第四电容c4，用于抬高第二时钟信号clk2的电平。
29.具体的，第一传输模块mn1和第二传输模块mn2可以都为nmos管，当二者均为nmos管时，所述第一传输模块mn1的源极连接电源电压，漏级连接第二延迟模块12和第三电容c3的一端，栅极连接第一预放电模块mn3的漏级和第一延迟模块11。所述第二传输模块mn2的源极连接电源电压，漏级连接第一延迟模块11和第四电容c4的一端，栅极连接第二预放电模块mn4的漏级和第二延迟模块12。其中，第一传输模块mn1的漏级、第三电容c3一端和第二延迟模块12一端相交在节点a。第二传输模块mn2的漏级、第四电容c4一端和第一延迟模块11一端相交在节点b。
30.所述第一预放电模块mn3的输入端连接抬高电平后的第三时钟信号c并能够在升压开始前关断第一传输模块mn1。所述第二预放电模块mn4的输入端连接抬高电平后的第四时钟信号d并能够在升压开始前关断第二传输模块mn2。所述第一延迟模块11能够在升压结束后延迟开启第一传输模块mn1，所述第二延迟模块12能够在升压结束后延迟开启第二传输模块mn2。具体的，在本发明具体实施时，第一预放电模块和第二预放电模块均可采用nmos管。
31.在本发明的一个实施例中，如图2所述，本发明还包括一个用于抬高第三时钟信号clk3的电平和第四时钟信号clk4的电平移位电路3，电平移位电路3与所述输出电路2的输出端连接。电平移位电路3的输出端与升压电路1连接，具体是与升压电路1的第一预放电模块和第二预放电模块连接，电平移位电路3输出抬高电平后的第三时钟信号c和抬高电平后的第四时钟信号d，以控制第一预放电模块和第二预放电模块的开闭。
32.电平移位电路3具体可采用如下结构，所述电平移位电路3包括第三pmos管mp3、第四pmos管mp4、第五电容c5和第六电容c6，所述第三pmos管mp3和第四pmos管mp4的源极均连接输出电路2的输出端，所述第三pmos管mp3的漏级分别连接第五电容c5一端和第四pmos管mp4的栅极，第四pmos管mp4的漏级分别连接第六电容c6的一端和第三pmos管mp3的栅极，所述第五电容c5的另一端连接第三时钟信号clk3，所述第六电容c6的另一端连接第四时钟信号clk4。其中，第三pmos管mp3的栅极、第四pmos管mp4的漏级和第六电容c6的一端连接，输
出抬高电平后的第四时钟信号d。第四pmos管mp4的栅极、第三pmos管mp3的漏级和第五电容c5的一端连接，输出抬高电平后的第三时钟信号c。
33.图5为本发明的电荷泵的主体电路的波形示意图。由于电荷泵中第三电容c3、第四电容c4、第五电容c5、第六电容c6的存在，内部节点a、b的信号以及抬高电平后的第四时钟信号d和抬高电平后的第三时钟信号c会跟随第一时钟信号clk1、第二时钟信号clk2、第三时钟信号clk3、第四时钟信号clk4的相位变化，并且电位整体抬高vdd，在vdd和vcp之间摆动，vcp接近2*vdd。内部节点e、f则由延迟电路和预放电管控制：节点b电压的上升沿需经过一个很大的延迟才触发节点e电压的上升沿，抬高电平后的第三时钟信号c电压的上升沿开启预放电管从而触发节点e电压的下降沿；节点a电压的上升沿需经过一个很大的延迟才触发节点f电压的上升沿，抬高电平后的第四时钟信号d电压的上升沿开启预放电管从而触发节点f电压的下降沿。根据节点a电压和节点b电压的波形可知，两者低电平不交叠，因此输出电路；两个pmos传输管不会回流漏电；根据节点a电压和节点e电压的波形可知，两者高电平不交叠，因此第一传输模块mn1不会回流漏电；根据节点b电压和节点f电压的波形可知，两者高电平不交叠，因此第二传输模块mn2不会回流漏电。相比传统的交叉耦合电荷泵电路，本发明消除了回流漏电，提高了电荷泵的效率，并改善了输出电压和输出电压纹波。
34.本发明通过时钟电路提供两相低电平不交叠的第一时钟信号clk1和第二时钟信号clk2，避免输出电路两个pmos传输管回流漏电。第三时钟信号clk3和第四时钟信号clk4相位分别超前于第一时钟信号clk1和第二时钟信号clk2，经过抬高电平后控制预放电管，确保在升压开始前关闭nmos传输管；延迟电路则确保在升压结束后延迟开启nmos传输管，因此升压级两个nmos传输管不会回流漏电。相比传统的交叉耦合电荷泵电路，本发明消除了回流漏电，提高了电荷泵的效率，并改善了输出电压和输出电压纹波。
35.在本发明的一个实施例中，如图2所示，所述第一延迟模块11包括第一电阻r1和第一电容c1，所述第一电阻r1的一端连接第二传输模块mn2的输出端，另一端连接第一传输模块mn1的输入端，所述第一电容c1的一端连接第一传输模块mn1的输入端，另一端连接电源电压；所述第二延迟模块12包括第二电阻r2和第二电容c2，所述第二电阻r2的一端连接第一传输模块mn1的输出端，另一端连接第二传输模块mn2的输入端，所述第二电容c2的一端连接第二传输模块mn2的输入端，另一端连接电源电压。两个延迟电路均采用rc延迟电路结构，能够延迟生成高电平信号，确保是在升压结束后才开启nmos传输管。
36.在本发明的一个实施例中，如图2所示，所述输出电路2包括第一pmos管mp1和第二pmos管mp2；所述第一pmos管mp1的栅极连接第二时钟信号clk2，漏级连接第一时钟信号clk1；所述第二pmos管mp2的栅极连接第一时钟信号clk1，漏级连接第二时钟信号clk2；所述第一pmos管mp1的源极与所述第二pmos管mp2的源极连接，作为输出电路2的输出端。
37.其中第一pmos管mp1与所述第二pmos管mp2在升压开始后打开，在升压结束前关闭。时钟电路，第一时钟信号clk1和第二时钟信号clk2为两相低电平不交叠时钟，避免输出级两个pmos传输管回流漏电，能够保证输出电压vcp能够达到接近两倍的电源电压vdd。
38.所述输出电路2还包括二极管d1，负载电容cl，负载电流il，所述二极管d1的正极与负载电容cl的一端均连接电源电压，所述二极管d1的负极与负载电容cl的另一端连接输出电路2的输出端，所述负载电流il的流入端连接输出电路2的输出端，流出端连接信号地。
其中二极管可以采用反偏齐纳二极管。输出端和电源之间的二极管d1，起稳压作用，保证输出电压vcp不会大于电源电压vdd加上一个二极管反向击穿电压，同时不会小于vdd减去一个二极管正向导通电压，正常工作时输出vcp接近2*vdd。
39.在本发明的一个实施例中，如图3所示，所述时钟电路4包括第一反相器inv1、第二反相器inv2、第三反相器inv3、第四反相器inv4、第五反相器inv5、传输门tg1、第一与非门nand1、第二与非门nand2、第一缓冲器buf1、第二缓冲器buf2、第三缓冲器buf3和第四缓冲器buf4；所述第一反相器inv1的输入端和所述传输门tg1的一端均连接时钟源clk，所述第一反相器inv1的输出端连接第一与非门nand1的第一输入端，所述第一与非门nand1的输出端分别连接第二反相器inv2的输入端和第一缓冲器buf1的输入端，所述第二反相器inv2的输出端连接第三反相器inv3的输入端，所述第三反相器inv3的输出端分别连接第二缓冲器buf2的输入端和第二与非门nand2的第二输入端；所述传输门tg1的另一端连接所述第二与非门nand2的第一输入端，所述第二与非门nand2的输出端分别连接第四反相器inv4的输入端和第三缓冲器buf3的输入端，所述第四反相器inv4的输出端连接第五反相器inv5的输入端，所述第五反相器inv5的输出端分别连接第四缓冲器buf4的输入端与第一与非门nand1的第二输入端；所述第一缓冲器buf1的输出端输出第三时钟信号clk3，所述第二缓冲器buf2的输出端输出第一时钟信号clk1，所述第三缓冲器buf3的输出端输出第四时钟信号clk4，所述第四缓冲器buf4的输出端输出第二时钟信号clk2。
40.由于时钟电路中反相器均采用倒比mos管实现，inv2、inv3两级反相器和inv4、inv5两级反相器具有较大的延迟，而与非门、缓冲器等其他数字单元的延迟很小，可以忽略不计。根据时钟电路的逻辑关系可知，时钟源clk的上升沿，触发第三时钟信号clk3的上升沿，并经过td的延迟触发第四时钟信号clk4的下降沿；时钟源clk的下降沿，触发第四时钟信号clk4的下降沿，并经过td的延迟触发第三时钟信号clk3的上升沿；并且第一时钟信号clk1、第二时钟信号clk2分别为第三时钟信号clk3、第四时钟信号clk4的延迟，延迟时间为td。因此第一时钟信号clk1、第二时钟信号clk2为低电平不交叠时钟，不交叠的时间也为td。
41.最后所应说明的是，以上具体实施方式仅用以说明本发明的技术方案而非限制，尽管参照实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
技术特征：1.一种交叉耦合电荷泵电路，其特征在于，包括升压电路（1）、输出电路（2）和时钟电路（4），所述升压电路（1）的输入端连接电源电压，用于对电源电压进行升压；所述升压电路（1）的输出端与输出电路（2）的输入端连接，用于输出升压后的电压；所述时钟电路（4）与所述升压电路（1）连接，用于提供第一时钟信号（clk1）、第二时钟信号（clk2）、第三时钟信号（clk3）和第四时钟信号（clk4），所述第一时钟信号（clk1）和第二时钟信号（clk2）的低电平不交叠，所述第三时钟信号（clk3）和第四时钟信号（clk4）的低电平不交叠，所述第三时钟信号（clk3）的相位超前于所述第一时钟信号（clk1），所述第四时钟信号（clk4）的相位超前于第二时钟信号（clk2）；所述升压电路（1）包括第一传输模块（mn1）、第二传输模块（mn2）、第一延迟模块（11）、第二延迟模块（12）、第一预放电模块（mn3）和第二预放电模块（mn4）；所述第一传输模块（mn1）的输入端分别连接第一预放电模块（mn3）的输出端与第一延迟模块（11）的输出端，输出端连接第一时钟信号（clk1）；所述第二传输模块（mn2）的输入端连接第二预放电模块（mn4）的输出端与第二延迟模块（12）的输出端，输出端连接第二时钟信号（clk2）；所述第一预放电模块（mn3）的输入端连接抬高电平后的第三时钟信号（c）并能够在升压开始前关断第一传输模块（mn1）；所述第二预放电模块（mn4）的输入端连接抬高电平后的第四时钟信号（d）并能够在升压开始前关断第二传输模块（mn2）；所述第一延迟模块（11）能够在升压结束后延迟开启第一传输模块（mn1）；所述第二延迟模块（12）能够在升压结束后延迟开启第二传输模块（mn2）。2.如权利要求1所述的交叉耦合电荷泵电路，其特征在于，所述第一延迟模块（11）包括第一电阻（r1）和第一电容（c1），所述第一电阻（r1）的一端连接第二传输模块（mn2）的输出端，另一端连接第一传输模块（mn1）的输入端，所述第一电容（c1）的一端连接第一传输模块（mn1）的输入端，另一端连接电源电压；所述第二延迟模块（12）包括第二电阻（r2）和第二电容（c2），所述第二电阻（r2）的一端连接第一传输模块（mn1）的输出端，另一端连接第二传输模块（mn2）的输入端，所述第二电容（c2）的一端连接第二传输模块（mn2）的输入端，另一端连接电源电压。3.如权利要求1所述的交叉耦合电荷泵电路，其特征在于，所述输出电路（2）包括第一pmos管（mp1）和第二pmos管（mp2）；所述第一pmos管（mp1）的栅极连接第二时钟信号（clk2），漏级连接第一时钟信号（clk1）；所述第二pmos管（mp2）的栅极连接第一时钟信号（clk1），漏级连接第二时钟信号（clk2）；所述第一pmos管（mp1）的源极与所述第二pmos管（mp2）的源极连接，作为输出电路（2）的输出端。4.如权利要求3所述的交叉耦合电荷泵电路，其特征在于，所述输出电路（2）还包括二极管（d1）、负载电容（cl）和负载电流（il），所述二极管（d1）的正极与负载电容（cl）的一端均连接电源电压，所述二极管（d1）的负极与负载电容（cl）的另一端连接所述第一pmos管（mp1）的源极，所述负载电流（il）的流入端连接所述第一pmos管（mp1）的源极，流出端连接
信号地。5.如权利要求1所述的交叉耦合电荷泵电路，其特征在于，所述时钟电路（4）包括第一反相器（inv1）、第二反相器（inv2）、第三反相器（inv3）、第四反相器（inv4）、第五反相器（inv5）、传输门（tg1）、第一与非门（nand1）、第二与非门（nand2）、第一缓冲器（buf1）、第二缓冲器（buf2）、第三缓冲器（buf3）和第四缓冲器（buf4）；所述第一反相器（inv1）的输入端和所述传输门（tg1）的一端均连接时钟源（clk），所述第一反相器（inv1）的输出端连接第一与非门（nand1）的第一输入端，所述第一与非门（nand1）的输出端分别连接第二反相器（inv2）的输入端和第一缓冲器（buf1）的输入端，所述第二反相器（inv2）的输出端连接第三反相器（inv3）的输入端，所述第三反相器（inv3）的输出端分别连接第二缓冲器（buf2）的输入端和第二与非门（nand2）的第二输入端；所述传输门（tg1）的另一端连接所述第二与非门（nand2）的第一输入端，所述第二与非门（nand2）的输出端分别连接第四反相器（inv4）的输入端和第三缓冲器（buf3）的输入端，所述第四反相器（inv4）的输出端连接第五反相器（inv5）的输入端，所述第五反相器（inv5）的输出端分别连接第四缓冲器（buf4）的输入端与第一与非门（nand1）的第二输入端；所述第一缓冲器（buf1）的输出端输出第三时钟信号（clk3），所述第二缓冲器（buf2）的输出端输出第一时钟信号（clk1），所述第三缓冲器（buf3）的输出端输出第四时钟信号（clk4），所述第四缓冲器（buf4）的输出端输出第二时钟信号（clk2）。6.如权利要求1所述的交叉耦合电荷泵电路，其特征在于，还包括电平移位电路（3），电平移位电路（3）与所述输出电路（2）的输出端连接，所述电平移位电路用于抬高第三时钟信号（clk3）得到所述抬高电平后的第三时钟信号（c）和用于抬高第四时钟信号的电平（clk4）得到所述抬高电平后的第四时钟信号（d）。7.如权利要求6所述的交叉耦合电荷泵电路，其特征在于，所述电平移位电路（3）包括第三pmos管（mp3）、第四pmos管（mp4）、第五电容（c5）和第六电容（c6），所述第三pmos管（mp3）和第四pmos管（mp4）的源极均连接输出电路（2）的输出端，所述第三pmos管（mp3）的漏级分别连接第五电容（c5）一端和第四pmos管（mp4）的栅极，第四pmos管（mp4）的漏级分别连接第六电容（c6）的一端和第三pmos管（mp3）的栅极，所述第五电容（c5）的另一端连接第三时钟信号（clk3），所述第六电容（c6）的另一端连接第四时钟信号（clk4），所述第三pmos管（mp3）的栅极输出抬高电平后的第四时钟信号（d），所述第四pmos管（mp4）的栅极输出抬高电平后的第三时钟信号（c）。8.如权利要求1所述的交叉耦合电荷泵电路，其特征在于，所述第一预放电模块（mn3）和第二预放电模块（mn4）均包括nmos管。9.如权利要求1所述的交叉耦合电荷泵电路，其特征在于，所述第一传输模块（mn1）和第二传输模块（mn2）均包括nmos管。10.如权利要求1所述的交叉耦合电荷泵电路，其特征在于，所述第一时钟信号（clk1）通过第三电容（c3）与所述第一传输模块（mn1）的输出端连接，所述第三电容（c3）用于抬高第一时钟信号（clk1）的电平；所述第二时钟信号通过第四电容（c4）与所述第二传输模块（mn2）的输出端连接，所述第四电容（c4），用于抬高第二时钟信号（clk2）的电平。
技术总结本发明属于模拟集成电路设计领域，公开了一种交叉耦合电荷泵电路，包括升压电路、输出电路、电平移位电路和时钟电路。时钟电路与升压电路、电平移位电路连接，用于提供第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号。升压电路包括第一传输模块、第二传输模块、第一预放电模块、第二预放电模块、第一延迟模块、第二延迟模块，第一预放电模块能够在升压开始前关断第一传输模块；第二预放电模块能够在升压开始前关断第二传输模块；第一延迟模块能够在升压结束后延迟开启第一传输模块；第二延迟模块能够在升压结束后延迟开启第二传输模块。电平移位电路用于控制预放电模块。本发明消除了回流漏电，提高了电荷泵的效率。提高了电荷泵的效率。提高了电荷泵的效率。
技术研发人员：钱栋良 牛森彪 黄伟 曹华 顾美庆
受保护的技术使用者：无锡中科微电子工业技术研究院有限责任公司
技术研发日：2022.04.18
技术公布日：2022/7/4
