本发明属于功率器件驱动，具体涉及一种带有数模混合锁相的分段栅极驱动电路。
背景技术：
：1、在现有的功率管栅极驱动电路中，常见控制功率管开关速度的方式为，通过调节栅极电阻的大小，改变栅极驱动电流，进而调节开关速度。图1展示了基于该驱动方式的boost电路结构。其中，pwm经过驱动电路，利用电阻rg产生驱动电流ig，给功率管栅极充电。当vgs值超过功率管阈值电压vth后，功率管沟道电流ids增加，之后，随着vsw下掉，功率管栅极进入米勒平台区，直到vds下降到0v左右，米勒平台区结束，之后vgs继续增加到驱动电路提供的最大电压。2、当栅极电阻rg较小时，如图2所示，功率管开启时的关键信号时序图如图2中(a)所示；当栅极电阻rg较大时，功率管开启过程中关键信号时序图如图2中(b)所示。当rg较小时，驱动电流ig更大，导致功率管米勒平台持续时间更短，即vsw节点变化速度更快，引入更高的共模噪声，容易引发驱动逻辑错误，或加速功率管损耗的问题。当rg较大时，驱动电流ig较小，此时功率管开启时间延长，dv/dt降低，减小了共模噪声，但米勒平台时间延长，引入了功率管高开关损耗。3、在分段栅极驱动过程中，理想情况下，以dv/dt检测为例，当功率器件栅极进入米勒平台，dv/dt检测和处理电路会产生dv/dt开始的标志信号，若标志信号和分段驱动控制信号有一定的相位差，则意味着栅极驱动能力不能在dv/dt阶段进行及时地调控，此时，开关损耗会增加，同时也会恶化emi问题。4、图3展示了现有技术的一种带有模拟锁相环的分段栅极驱动电路。该带有模拟锁相环的分段栅极驱动的实现过程是常规的，具体控制过程如下。5、在驱动过程中，对功率器件进行dv/dt或di/dt检测，通过信号以及逻辑处理得到dv/dt或di/dt开始和结束的标志信号vclk,samp，作为d触发器时钟信号输入。同时，分段驱动pwm控制信号vclk,fb作为另一个d触发器时钟信号输入。若信号vclk,samp和vclk,fb之间存在相位差，即vclk,samp的上升沿滞后于信号vclk,fb的上升沿，当触发器检测到vclk,fb的上升沿后，信号dw翻高，开关s2闭合，定电流对电容ccp放电，电容ccp上极板电位vcp线性下降。当d触发器检测到vclk.samp的上升沿后，信号up翻高，开关s1也闭合，此时，与门的输出信号翻高，两个d触发器输出均被重置，即信号up和dw均为低电平，开关s1和s2均断开，vcp不再线性下降。为了保证环路控制稳定，利用电容cz和等效串联电阻rz引入左平面零点，提高环路相位裕度。6、经过电压转电流模块，将电压vcp线性转化为电流，随着电容ccp上极板电压vcp降低，电压转电流模块的输出电流增加。此时，驱动pwm信号及其反向信号控制开关s3和s4。当pwm信号为低电平时，开关s3断开，而开关s4接入电路，此时电容cosc上的电荷通过开关s4快速放电，vosc作为高速比较器的正端输入，快速下降到低电平com，导致比较器输出信号快读降低，pwm信号下降沿和比较器输出信号下降沿延迟差几乎为零。当pwm信号为高电平时，开关s3接入电路，开关s4断开，此时电容cosc被定电流充电，直到电压vosc高于vref，比较器输出才会翻高，意味着驱动输入pwm信号和分段驱动pwm信号在上升沿有延迟差。当对cosc充电电流增加后，输入pwm信号和分段pwm信号的上升沿相位差减小。7、最后，比较器的输出pwm信号经过驱动延迟，一边作为驱动级电路的输入，控制对外部功率器件的分段驱动，一边作为反馈信号，反馈回vclk,fb。因单个周期内，对电容ccp充电电荷较少，所以每个周期电压vcp增加较小。经过多个周期的环路相位调整，最终实现vclk,samp和vclk,fb之间上升沿相位差几乎为零，实现了电路能在dv/dt开始或dv/dt结束时间点上进行所需的驱动能力调节，减少因闭环控制延迟差导致的开关损耗增加。8、如将关于图4描述的，因为电压vcp转电流的限制，模拟锁相环能调节的相位差范围有限，同时，电压转电流模块对输入电压范围的需求易引入非线性，导致锁相环不稳定。9、图4展示了因模拟锁相环调节范围有限和不稳定，对分段驱动带来的影响。仍然以dv/dt驱动调节为例，在功率器件开启过程中，记t0时刻功率器件栅极电压进入米勒平台区，之后，功率器件漏源电压vds,pd快速降低，直到vds,pd接近为零时，米勒平台区结束，此时记时间点为t1。理想情况下，为了有效控制dv/dt，在t0～t1时间段内，采用最小的驱动电流对功率器件栅极充电，米勒平台结束后，驱动能力调到最大以减小开关时间。在采用模拟锁相环将分段驱动能力控制信号锁相到t0和t1时刻时，由于电压vcp存在最小值，即对vosc充电电流存在最大值，若t0时刻提前过多，导致相位差超过了模拟锁相环所能调节的范围，最终充电电流如ig,psmax所示，会提高开关过程中dv/dt值，引入更多的共模噪声干扰。而在电压vcp处于较高电压值时，受控的电流源容易进入线性区，锁相环容易不稳定，驱动电流ig,unstable并不能在正确进行分段驱动，延长开关时间，提高开关损耗。技术实现思路1、本发明的目的在于提供一种即使针对不同功率器件，不同开关速度需求，也能灵活且可靠地实现分段栅极驱动的技术，以实现对功率器件开关速度和emi问题的优化。2、本发明的技术方案是：3、一种带有数模混合锁相的分段栅极驱动电路，包括数字锁相环和模拟锁相环；4、所述数字锁相环的输入为pwm信号，输出为延迟调节后的pwm信号；数字锁相环包括第一缓冲级、延迟链、第二缓冲级、第一比较器、第二比较器、数字延迟链控制位、移位寄存器；第一缓冲级的输入端接pwm信号，输出端接延迟链的输入端，延迟链的输出端接第二缓冲级，第二缓冲级的输出端输出延迟调节后的pwm信号；第一比较器的负输入端和第二比较器的负输入端接电压vcp第一比较器的正输入端接第一基准电压，第二比较器的正输入端接第二基准电压，第一比较器的输出端和第二比较器的输出端均接数字延迟链控制位，数字延迟链控制位的输出端接移位寄存器，移位寄存器的输出端接延迟链的使能端；所述数字延迟链控制位将两个比较器的有效位传递到移位寄存器，从而实现对延迟链的控制，具体为：将第一比较器的比较结果作为最高有效位，第二比较器的比较结果作为最低有效位，设定比较结果为00时移位寄存器进位，此时延迟链上升沿延迟增加；比较结果为10时移位寄存器保持上一个时钟状态，此时延迟链引入的延迟不变；比较结果为11时移位寄存器退位，此时延迟链引入延迟减少；所述电压vcp通过模拟锁相环得到；其中数字延迟链控制位由lsb和msb组成，对后续延时寄存器进行进位、保持或退位的操作；5、所述模拟锁相环包括第一pmos管、第二pmos管、第三pmos管、第一nmos管、第二nmos管、第一电阻、第二电阻、第一电容、第二电容、第三电容、第三缓冲级、分段逻辑处理电路、驱动电路、di/dt或dv/dt检测电路、延迟匹配与补偿电路、第一d触发器、第二d触发器、与门、第一开关、第二开关、第一电流源、第二电流源；第三pmos管的栅极和第二nmos管的栅极接延迟调节后的pwm信号，第三pmos管的源极接第二pmos管的漏极，第二pmos管的源极接电源，第二pmos管的栅极接第一pmos管的栅极和漏极，第一pmos管的源极接电源；第三pmos管的漏极和第二nmos管的漏极接第一电容的一端和第三缓冲级的输入端，第三缓冲级的输出端接分段逻辑处理电路的输入端，分段逻辑处理电路还接分段驱动使能信号(将使能信号和实际分段驱动动作控制信号进行逻辑处理，在保证分段驱动逻辑正确的前提下，实现精确锁相)，分段逻辑处理电路的输出端接驱动电路的输入端，驱动电路的输出端接功率管栅极；第二nmos管的源极和第一电容的另一端接地；第一nmos管的漏极接第一pmos管的漏极和第一电流源的一端，第一nmos管的源极接第一电阻的一端，第一nmos管的栅极接电压vcp，第一电阻的另一端和第一电流源的另一端接地；6、di/dt或dv/dt检测电路的输入端接功率管的源极和漏极，输出端接延迟匹配与补偿电路的一个输入端，延迟匹配与补偿电路的另一个输入端接功率管的栅极，通过延迟匹配与补偿电路将di/dt或dv/dt检测电路的输出和功率管的栅极驱动信号分别转换为第一信号和第二信号，第一信号接第一d触发器的时钟信号端，第二信号接第二d触发器的时钟信号端；第一d触发器和第二d触发器的d输入端接电源，第一d触发器的q输出端接第一开关的使能端和与门的一个输入端，第二d触发器的q输出端接第二开关的使能端和与门的另一个输入端，与门的输出端接第一d触发器和第二d触发器的复位端；7、第一开关的一端接电源，另一端接第二开关的一端、第二电阻的一端、第二电容的一端，第二开关的另一端接第二电流源的一端，第二电容的另一端、第二电流源的另一端接地，东二电阻的另一端通过第三电容后接地；第二电容的一端输出电压vcp。8、进一步的，所述第一比较器和第二比较器为带有sr锁存的比较器。9、进一步的，实现分段栅极驱动的方法是：当电压vcp小于第二基准电压时，移位寄存器进位，增加延迟以期望提高vcp；当vcp大于第一基准电压时，移位寄存器退位，减小延迟以期望减小vcp；当vcp大于第二基准电压且小于第一基准电压时，延迟链的延迟不再变化，利用模拟锁相环对相位差进行精确调节；设定模拟延迟差最大为δt，则数字最小延时单元延时不能大于δt。10、本发明的有益效果：11、本发明基于对di/dt和dv/dt的检测，得到di/dt和dv/dt调控开始和结束的标志信号，利用锁相环闭环控制进一步优化开关速度、能量损失和emi问题；本发明通过数字和模拟混合锁相的方式对分段驱动时序进行调节。模拟锁相环提供高精度相位调整，提高分段驱动效率，数字锁相环扩大分段驱动时序调节范围，并保证模拟锁相环工作在合适区间，提高模拟锁相环性能，使得该分段驱动电路更能适应不同驱动负载，不同驱动能力的需求。当前第1页12
技术特征：1.一种带有数模混合锁相的分段栅极驱动电路，其特征在于，包括数字锁相环和模拟锁相环；
2.根据权利要求1所述的一种带有数模混合锁相的分段栅极驱动电路，其特征在于，所述第一比较器和第二比较器为带有sr锁存的比较器。
3.根据权利要求2所述的一种带有数模混合锁相的分段栅极驱动电路，其特征在于，实现分段栅极驱动的方法是：当电压vcp小于第二基准电压时，移位寄存器进位，增加延迟以期望提高vcp；当vcp大于第一基准电压时，移位寄存器退位，减小延迟以期望减小vcp；当vcp大于第二基准电压且小于第一基准电压时，延迟链的延迟不再变化，利用模拟锁相环对相位差进行精确调节；设定模拟延迟差最大为δt，则数字最小延时单元延时不能大于δt。
技术总结本发明属于功率器件驱动技术领域，具体涉及一种带有数模混合锁相的分段栅极驱动电路。本发明的功率半导体栅极驱动电路包括针对功率管的di/dt或dv/dt检测，di/dt或dv/dt标志信号与分段驱动控制信号的延迟匹配和补偿，经过电荷泵鉴相器，利用数字延迟链和模拟延迟链的共同调节，控制PWM驱动信号和di/dt或dv/dt的标志信号相位差，实现数模混合锁相的分段栅极驱动。本发明即使面对不同的负载情况和不同的驱动需求，也能够实现对di/dt和dv/dt的宽范围分段精确调控，从而减少开关损耗和EMI。
技术研发人员：周泽坤,赖荣兴,喻思禹,何金阳,王卓,张波
受保护的技术使用者：电子科技大学
技术研发日：技术公布日：2024/10/31
