本公开大体上涉及电子电路，并且在特定实施例中，涉及集成电路中的电流泄漏减少。
背景技术：
1、在数字电子装置中常用的半导体器件类型是具有互补金属氧化物半导体(cmos)技术的集成电路(ic)。通常，cmos允许低功耗，使其对于涉及低功率操作的电池供电的应用和器件是理想的。在cmosic中，使用n型和p型金属氧化物半导体场效应晶体管(mosfet)的互补对来构造每个逻辑门。
2、逻辑电路是数字电子装置的构件块，并且用于广泛的数字系统，例如微处理器、存储器芯片和其它数字逻辑电路。逻辑电路是对一个或多个二进制输入执行逻辑操作以产生二进制输出的电子电路。逻辑电路的示例包括逻辑门(例如，and、or和not门)和加法器。这些电路可以执行各种操作，例如算术和逻辑操作(例如，加法、减法、乘法等)。
3、可使用cmos技术来实施逻辑电路，其中电流泄漏是重要的考虑因素，因为其可导致过度的功率消耗和降低的电路可靠性。电流泄漏可由亚阈值(subthreshold)泄漏、栅极泄漏、结(junction)泄漏，漏极感应势垒降低(dibl)等引起。
4、体偏置(body biasing)是用于减少集成电路中的电流泄漏的技术。在体偏置中，适当的偏置电压被施加到晶体管，从而导致晶体管的阈值电压的变化。在正向体偏置(fbb)中，偏置电压高于源电压，导致晶体管的阈值电压增加，使得当晶体管处于关断状态时电流更难流过晶体管，从而减少亚阈值泄漏。在反向体偏置(rbb)中，偏置电压小于源极电压，从而导致晶体管的阈值电压降低，使得当晶体管处于接通状态时电流更容易流过晶体管，并且降低了晶体管两端的电阻和电压降，从而降低了结泄漏。
5、尽管可以在n沟道晶体管和p沟道晶体管中使用体偏置，但是电路功耗的增加抵消了n沟道晶体管中来自体偏置的电流泄漏的任何减少。此外，n沟道晶体管的体偏置需要负电压源，这增加了电路的额外成本和占地面积开销。因此，需要一种具有减少的电流泄漏的方法，电路和装置。
技术实现思路
1、通过描述集成电路中的电流泄漏减少的本公开的实施例大体上实现技术优点。
2、第一方面涉及一种集成电路。该集成电路包括互补金属氧化物半导体(cmos)逻辑门，串联p沟道晶体管和分路n沟道晶体管。cmos逻辑门包括第一p沟道晶体管和第一n沟道晶体管。第一p沟道晶体管和串联p沟道晶体管可配置为体偏置。串联p沟道晶体管耦合在cmos逻辑门的输出端子和第一p沟道晶体管之间。分路n沟道晶体管耦合在cmos逻辑门的输出端子和参考接地之间。所述串联p沟道晶体管的栅极端子耦合到所述分路n沟道晶体管的栅极端子且被配置为在所述cmos逻辑门的低功率操作模式期间接收睡眠信号。
3、第二方面涉及互补金属氧化物半导体(cmos)逻辑门。cmos逻辑门包括第一p沟道晶体管、第一n沟道晶体管、串联p沟道晶体管和分路n沟道晶体管。第一p沟道晶体管耦合在cmos逻辑门的电压源端子和cmos逻辑门的输出端子之间。第一p沟道晶体管和串联p沟道晶体管被配置为体偏置。第一n沟道晶体管耦合在输出端子和参考接地之间。串联p沟道晶体管耦合在输出端子和第一p沟道晶体管之间。分路n沟道晶体管耦合在输出端子和参考接地之间。所述串联p沟道晶体管的栅极端子耦合到所述分路n沟道晶体管的栅极端子并且被配置为在所述cmos逻辑门的低功率操作模式期间接收睡眠信号。
4、第三方面涉及一种具有集成电路的器件。该集成电路包括互补金属氧化物半导体(cmos)逻辑门、串联p沟道晶体管和分路n沟道晶体管。cmos逻辑门包括第一p沟道晶体管和第一n沟道晶体管。第一p沟道晶体管和串联p沟道晶体管可配置为体偏置。串联p沟道晶体管耦合在cmos逻辑门的输出端子和第一p沟道晶体管之间。分路n沟道晶体管耦合在cmos逻辑门的输出端子和参考接地之间。所述串联p沟道晶体管的栅极端子耦合到所述分路n沟道晶体管的栅极端子并且被配置为在所述cmos逻辑门的低功率操作模式期间接收睡眠信号。
5、实施例可以以硬件、软件或其任何组合来实现。
1.一种集成电路，包括：
2.根据权利要求1所述的集成电路，其中所述第一p沟道晶体管和所述串联p沟道晶体管被串联耦合在所述cmos逻辑门的电压源端子与所述cmos逻辑门的输出端子之间，并且其中所述第一n沟道晶体管和所述分路n沟道晶体管被并联耦合在所述cmos逻辑门的所述输出端子与所述参考接地之间。
3.根据权利要求1所述的集成电路，其中体偏置电压被施加到所述第一p沟道晶体管和所述串联p沟道晶体管，以体偏置所述第一p沟道晶体管和所述串联p沟道晶体管。
4.根据权利要求1所述的集成电路，其中所述cmos逻辑门包括第二p沟道晶体管和第二n沟道晶体管，其中所述第二p沟道晶体管可配置为体偏置，其中所述第一p沟道晶体管、所述第二p沟道晶体管和所述串联p沟道晶体管被串联布置在所述cmos逻辑门的电压源端子与所述cmos逻辑门的所述输出端子之间，并且其中所述第一n沟道晶体管、所述第二n沟道晶体管和所述分路n沟道晶体管被并联耦合在所述cmos逻辑门的所述输出端子与所述参考接地之间。
5.根据权利要求1所述的集成电路，其中所述cmos逻辑门包括第二p沟道晶体管和第二n沟道晶体管，其中所述第二p沟道晶体管可配置为体偏置，其中所述第一p沟道晶体管和所述第二p沟道晶体管被并联布置在所述cmos逻辑门的电压源端子与所述串联p沟道晶体管之间，并且其中所述第一n沟道晶体管、所述第二n沟道晶体管和所述分路n沟道晶体管被并联耦合在所述cmos逻辑门的所述输出端子与所述参考接地之间。
6.根据权利要求1所述的集成电路，其中所述cmos逻辑门是逻辑nand门、逻辑nor门、逻辑not门或其组合。
7.根据权利要求1所述的集成电路，进一步包括多路复用器，所述多路复用器具有第一输入端子、第二输入端子、选择端子和输出端子，其中所述第一输入端子被耦合到所述cmos逻辑门的所述输出端子，其中所述第二输入端子可耦合到控制器，其中所述选择端子被耦合到所述睡眠信号，并且其中所述多路复用器被配置为：
8.一种互补金属氧化物半导体cmos逻辑门，包括：
9.根据权利要求8所述的cmos逻辑门，其中所述第一p沟道晶体管和所述串联p沟道晶体管被串联耦合在所述电压源端子与所述输出端子之间，并且其中所述第一n沟道晶体管和所述分路n沟道晶体管被并联耦合在所述输出端子与所述参考接地之间。
10.根据权利要求8所述的cmos逻辑门，其中体偏置电压被施加到所述第一p沟道晶体管和所述串联p沟道晶体管以体偏置所述第一p沟道晶体管和所述串联p沟道晶体管。
11.根据权利要求8所述的cmos逻辑门，还包括第二p沟道晶体管和第二n沟道晶体管，其中所述第二p沟道晶体管被配置为体偏置，其中所述第一p沟道晶体管、所述第二p沟道晶体管和所述串联p沟道晶体管被串联设置在所述电压源端子与所述输出端子之间，并且其中所述第一n沟道晶体管、所述第二n沟道晶体管和所述分路n沟道晶体管被并联耦合在所述输出端子与所述参考接地之间。
12.根据权利要求8所述的cmos逻辑门，还包括第二p沟道晶体管和第二n沟道晶体管，其中所述第二p沟道晶体管被配置为体偏置，其中所述第一p沟道晶体管和所述第二p沟道晶体管并联被布置在所述电压源端子与所述串联p沟道晶体管之间，并且其中所述第一n沟道晶体管、所述第二n沟道晶体管和所述分路n沟道晶体管被并联耦合在所述输出端子与所述参考接地之间。
13.根据权利要求8所述的cmos逻辑门，其中所述cmos逻辑门是逻辑nand门、逻辑nor门、逻辑not门或其组合。
14.一种装置，包括集成电路，所述集成电路具有：
15.根据权利要求14所述的装置，其中所述第一p沟道晶体管和所述串联p沟道晶体管被串联耦合在所述cmos逻辑门的电压源端子与所述cmos逻辑门的所述输出端子之间，并且其中所述第一n沟道晶体管和所述分路n沟道晶体管被并联耦合在所述cmos逻辑门的所述输出端子与所述参考接地之间。
16.根据权利要求14所述的装置，其中体偏置电压被施加到所述第一p沟道晶体管和所述串联p沟道晶体管，以体偏置所述第一p沟道晶体管和所述串联p沟道晶体管。
17.根据权利要求14所述的装置，其中所述cmos逻辑门包括第二p沟道晶体管和第二n沟道晶体管，其中所述第二p沟道晶体管可配置为体偏置，其中所述第一p沟道晶体管、所述第二p沟道晶体管和所述串联p沟道晶体管被串联布置在所述cmos逻辑门的电压源端子与所述cmos逻辑门的所述输出端子之间，并且其中所述第一n沟道晶体管、所述第二n沟道晶体管和所述分路n沟道晶体管被并联耦合在所述cmos逻辑门的所述输出端子与所述参考接地之间。
18.根据权利要求14所述的装置，其中所述cmos逻辑门包括第二p沟道晶体管和第二n沟道晶体管，其中所述第二p沟道晶体管可配置为体偏置，其中所述第一p沟道晶体管和所述第二p沟道晶体管被并联布置在所述cmos逻辑门的电压源端子与所述串联p沟道晶体管之间，并且其中所述第一n沟道晶体管、所述第二n沟道晶体管和所述分路n沟道晶体管被并联耦合在所述cmos逻辑门的所述输出端子与所述参考接地之间。
19.根据权利要求14所述的装置，其中所述cmos逻辑门是逻辑nand门、逻辑nor门、逻辑not门或其组合。
20.根据权利要求14所述的装置，其中所述集成电路进一步包括多路复用器，所述多路复用器具有第一输入端子、第二输入端子、选择端子和输出端子，其中所述第一输入端子被耦合到所述cmos逻辑门的所述输出端子，其中所述第二输入端子可耦合到控制器，其中
