本申请实施例涉及人工智能和量子，特别涉及一种量子纠错硬件解码器及芯片。
背景技术：
1、真实量子计算中的所有操作过程，包括量子门和量子测量都带有噪声。也就是说即使用来做量子纠错的电路本身也含有噪声。容错量子纠错是指我们可以通过巧妙设计纠错电路后可以使用带有噪声的纠错电路进行纠错，并且仍然能达到纠正错误并阻止错误随时间扩散的目的。
2、对于容错量子纠错，通过对量子电路进行症状测量得到相应的错误症状信息，然后对该错误症状信息进行解码，以确定出量子电路中发生错误的量子比特以及相应的错误类型。在相关技术中，提供了一种基于神经网络模型对错误症状信息进行解码的方案。通过将量子电路的错误症状信息输入至神经网络模型，由该神经网络模型对上述错误症状信息进行解码，得到神经网络模型的输出结果，然后可以根据该输出结果进一步确定量子电路中发生错误的量子比特以及相应的错误类型。
3、目前，基于神经网络模型的解码方案，其硬件实现仍有待进一步研究。
技术实现思路
1、本申请实施例提供了一种量子纠错硬件解码器及芯片。所述技术方案如下：
2、根据本申请实施例的一个方面，提供了一种量子纠错硬件解码器，所述量子纠错硬件解码器包括：指令存储器、控制单元、错误合并查找单元和至少一个神经网络处理单元；
3、所述控制单元用于从所述指令存储器中读取计算机指令，根据所述计算机指令，控制所述至少一个神经网络处理单元基于神经网络模型，对量子电路的错误症状信息进行解码，得到所述神经网络模型的输出结果；其中，所述错误症状信息是指因所述量子电路发生错误而被测量得到的症状；
4、所述错误合并查找单元用于根据所述输出结果确定错误信息，所述错误信息用于指示所述量子电路中发生错误的量子比特以及相应的错误类型。
5、根据本申请实施例的一个方面，提供了一种芯片，所述芯片部署有上述量子纠错硬件解码器。
6、本申请实施例提供的技术方案至少包括如下有益效果：
7、提供了一种基于神经网络的量子纠错解码算法的硬件实现架构，该硬件架构是一种可编程架构，用于实现解码算法的计算机指令可以预先存储在指令存储器中，在实时解码过程中，控制单元读取上述计算机指令，并根据该计算机指令控制神经网络处理单元基于神经网络模型，对量子电路的错误症状信息进行解码，最终得到错误信息，上述硬件解码架构能够高效地运行基于神经网络模型的量子纠错解码算法，从而在保证解码性能的同时，充分减少解码延时。而且，上述硬件解码架构中，神经网络处理单元的数量以及神经网络处理单元中包含的运算单元的数量可以根据实际需求进行设计和扩展，因此本申请提供的硬件解码架构具有较好的可扩展性和灵活性。
1.一种量子纠错硬件解码器，其特征在于，所述量子纠错硬件解码器包括：指令存储器、控制单元、错误合并查找单元和至少一个神经网络处理单元；
2.根据权利要求1所述的量子纠错硬件解码器，其特征在于，所述神经网络模型的解码过程被划分为按序执行的n个子过程，不同的子过程复用所述神经网络处理单元，n为大于1的整数。
3.根据权利要求2所述的量子纠错硬件解码器，其特征在于，每一个子过程包括第一阶段、第二阶段和第三阶段；
4.根据权利要求3所述的量子纠错硬件解码器，其特征在于，所述神经网络处理单元包括：第一子单元、第二子单元和第三子单元；
5.根据权利要求4所述的量子纠错硬件解码器，其特征在于，所述第一子单元中还包括：数据操作单元和权重操作单元；其中，所述数据操作单元用于从第一寄存器中读取所述第一阶段所用到的输入数据，所述权重操作单元用于从第二寄存器中读取所述第一阶段所用到的所述神经网络模型的权重参数。
6.根据权利要求4所述的量子纠错硬件解码器，其特征在于，所述第二子单元中还包括至少一个多路复用器，所述多路复用器用于预取所述第二阶段对应的运算单元树中不同深度的计算结果。
7.根据权利要求2所述的量子纠错硬件解码器，其特征在于，所述n个子过程中第1个子过程的输入数据包括所述错误症状信息，所述n个子过程中最后一个子过程的输出数据包括所述输出结果。
8.根据权利要求1所述的量子纠错硬件解码器，其特征在于，所述控制单元包括指令解码器、调度器和管理器；
9.根据权利要求1所述的量子纠错硬件解码器，其特征在于，所述量子纠错硬件解码器还包括第一寄存器和第二寄存器；
10.根据权利要求1所述的量子纠错硬件解码器，其特征在于，所述神经网络处理单元包括多个运算单元，所述多个运算单元被分配用于执行所述神经网络模型中不同网络层的计算，且所述神经网络模型中各个所述网络层对应分配的运算单元的数量，是根据所述神经网络处理单元包括的运算单元的总数量以及各个所述网络层包含的运算数量确定的。
11.根据权利要求1所述的量子纠错硬件解码器，其特征在于，所述量子纠错硬件解码器包括多个处理核心，每个处理核心用于负责处理所述神经网络模型的一部分运算，具有数据依赖关系的两个处理核心之间通过一条或多条数据线连接。
12.一种芯片，其特征在于，所述芯片部署有如权利要求1至11任一项所述的量子纠错硬件解码器。
13.根据权利要求12所述的芯片，其特征在于，所述芯片为现场可编程逻辑门阵列fpga芯片或专用集成电路asic芯片。
