本公开属于半导体领域，具体涉及一种封装结构及其制造方法。
背景技术：
1、在2.5d、3d封装是两种先进的异构芯片封装，可以实现多个芯片的高密度线路连接，从而集成为一个封装结构。例如，封装结构内可以包括并排设置的芯片堆叠组和主处理芯片。
2、随着主处理芯片集成度的不断提高，其尺寸越来越小。然而，缩小芯片堆叠组的尺寸的难度较高，因此，芯片堆叠组与主处理芯片的尺寸可能无法匹配，封装结构整体的尺寸较大。另外，封装结构内的封装层容易发生分层的问题。
技术实现思路
1、本公开实施例提供一种封装结构及其制造方法，至少有利于缩小封装结构的整体尺寸，并使得芯片堆叠组的尺寸与主处理芯片的尺寸相匹配，还有利于避免封装层发生分层的问题。
2、根据本公开一些实施例，本公开实施例一方面提供一种封装结构，其中，封装结构包括：主处理芯片；芯片堆叠组，位于所述主处理芯片的至少一侧，所述芯片堆叠组包括堆叠设置的芯片，每层所述芯片至少包括两个间隔设置的芯片功能区，最底层的所述芯片还包括底层连接区，所述底层连接区位于最底层的相邻两个所述芯片功能区之间，并与所述芯片功能区相连；多层所述芯片的所述芯片功能区在堆叠方向上对齐设置；第一封装层，至少包覆所述芯片堆叠组的侧壁；第二封装层，至少填充于所述芯片堆叠组与所述主处理芯片之间，且至少覆盖所述第一封装层的部分表面。
3、根据本公开一些实施例，本公开实施例另一方面还提供一种封装结构的制造方法，制造方法包括：提供多个芯片，将多个所述芯片堆叠设置，以形成芯片堆叠组；每层芯片至少包括两个间隔设置的芯片功能区，最底层的所述芯片还包括底层连接区，所述底层连接区位于最底层的相邻所述芯片功能区之间，并与所述芯片功能区相连；多层所述芯片的所述芯片功能区在堆叠方向上对齐设置；进行第一封装处理，以形成至少包覆所述芯片堆叠组侧壁的第一封装层；提供主处理芯片，将所述芯片堆叠组设置于所述主处理芯片的至少一侧；进行第二封装处理，以形成第二封装层，所述第二封装层至少填充于所述芯片堆叠组与所述主处理芯片之间，且至少覆盖所述第一封装层的部分表面。
4、本公开实施例提供的技术方案至少具有以下优点：最底层的芯片的至少两个芯片功能区通过底层连接区相连。即，底层连接区未被切割。如此可以缩小底层连接区的宽度，以匹配较小尺寸的主处理芯片。此外，芯片堆叠组作为一个整体并被第一封装层包裹，所以第二封装层的填充间隙减少，有利于避免封装层发生分层的问题。
1.一种封装结构，其特征在于，包括：
2.根据权利要求1所述的封装结构，其特征在于，还包括：第一重布线层，所述第一重布线层横跨所述底层连接区，并与所述底层连接区相对两侧的所述芯片功能区电连接。
3.根据权利要求2所述的封装结构，其特征在于，所述第一重布线层包括供电线。
4.根据权利要求2所述的封装结构，其特征在于，最底层的所述芯片的下表面具有多个第一焊接凸块，部分所述第一焊接凸块位于所述芯片功能区的下表面，部分所述第一焊接凸块位于所述底层连接区的下表面；所述第一重布线层与所述第一焊接凸块电连接。
5.根据权利要求2所述的封装结构，其特征在于，最底层的所述芯片内还包括多个第一导电通孔，部分所述第一导电通孔贯穿所述芯片功能区，部分所述第一导电通孔贯穿所述底层连接区；
6.根据权利要求1-5中任一项所述的封装结构，其特征在于，多个非底层的所述芯片还包括上层连接区，所述上层连接区位于与其同层设置的相邻所述芯片功能区之间，并与所述芯片功能区相连。
7.根据权利要求6所述的封装结构，其特征在于，还包括：第二重布线层，所述第二重布线层横跨所述上层连接区，并与所述上层连接区相对两侧的所述芯片功能区电连接。
8.根据权利要求7所述的封装结构，其特征在于，非底层的所述芯片的下表面具有多个第二焊接凸块，部分所述第二焊接凸块位于所述芯片功能区的下表面，部分所述第二焊接凸块位于所述上层连接区的下表面；
9.根据权利要求1-5中任一项所述的封装结构，其特征在于，多层非底层的所述芯片构成至少两个间隔设置的子堆叠体；所述子堆叠体包括堆叠设置的所述芯片功能区，且同层的多个所述芯片功能区分别属于不同所述子堆叠体；
10.根据权利要求9所述的封装结构，其特征在于，还包括：散热结构，所述散热结构贯穿位于相邻所述子堆叠体之间的所述第一封装层，并与最底层的所述芯片相连。
11.根据权利要求1所述的封装结构，其特征在于，所述芯片堆叠组的相对两侧分别与所述主处理芯片的相对两侧对齐设置。
12.一种封装结构的制造方法，其特征在于，
13.根据权利要求12所述的封装结构的制造方法，其特征在于，还包括：在最底层的芯片表面形成第一重布线层，所述第一重布线层横跨所述底层连接区，并与所述底层连接区相对两侧的所述芯片功能区电连接。
14.根据权利要求12所述的封装结构的制造方法，其特征在于，制造方法还包括：
15.根据权利要求12所述的封装结构的制造方法，其特征在于，非底层的所述芯片还包括上层连接区，所述上层连接区位于相邻所述芯片功能区之间，并与所述芯片功能区相连；
