一种ip单元、逻辑控制芯片以及三维堆叠芯片
技术领域
1.本技术涉及逻辑控制芯片领域，特别是涉及一种ip单元及逻辑控制芯片。
背景技术：2.在三维集成电路设计中，逻辑控制芯片与dram芯片通过宏单元(hb macro)进行数据交互。在数据交互过程中，存在大量信号走线跨过宏单元设置，导致线路过长，信号跨接宏单元时信号完整度受影响，并且容易引起时序违例。
技术实现要素：3.本技术至少提供一种ip单元、逻辑控制芯片以及三维堆叠芯片，用于解决信号传输线路过长导致的信号衰减问题。
4.本技术第一方面提供了一种ip单元，该ip单元包括第一器件模块、第二器件模块以及控制模块，控制模块位于第一器件模块以及第二器件模块之间，且与第一器件模块以及第二器件模块连接；
5.ip单元还包括信号输出端，第一器件模块与第二器件模块用于对控制模块输出的数据交互信号进行信号增强处理，且信号输出端用于将处理后的数据交互信号输出至外部控制单元。
6.可选地，控制模块包括第一输入端口和第二输入端口，第一输入端口靠近第一器件模块，第二输入端口靠近第二器件模块，信号输出端设置于第二器件模块远离控制模块的一侧；
7.其中，第一输入端口输出数据交互信号至第一器件模块，第一器件模块对数据交互信号进行增强处理，并将增强处理后的数据交互信号传输至第二器件模块，以通过信号输出端输出，第二输入端口输出数据交互信号至第二器件模块，第二器件模块对数据交互信号进行增强处理，并通过信号输出端输出。
8.可选地，第二器件模块靠近控制模块的一侧设置有第三输入端口，第一器件模块对数据交互信号进行增强处理，并将增强处理后的数据交互信号通过第三输入端口传输至第二器件模块。
9.可选地，ip单元设置有信号线与屏蔽线，信号线连接第一器件模块与第三输入端口，屏蔽线设置于信号线两侧，用于强化信号线的抗干扰能力。
10.可选地，第一器件模块包括第一标准单元和第四输入端口，第一输入端口连接第四输入端口，第一标准单元的输入端连接第四输入端口，以使第一标准单元连接控制模块，并接收控制模块输出的数据交互信号，第一标准单元的输出端通过信号线连接第三输入端口。
11.可选地，第二器件模块包括第二标准单元和第五输入端口，第二输入端口连接第五输入端口，第二标准单元的第一输入端连接第五输入端，以使第二标准单元连接控制模块，并接收控制模块输出的数据交互信号，第二标准单元的第二输入端连接第三输入端，以
使第一标准单元连接第二标准单元，并接收第一器件模块增强处理后的数据交互信号，第二标准单元的输出端连接信号输出端。
12.可选地，第一标准单元包括缓冲器或反相器中的至少一种，第二标准单元包括缓冲器或反相器中的至少一种。
13.可选地，第一器件模块对应的信号增强能力大于第二器件模块对应的信号增强能力。
14.可选地，第一器件模块与控制模块之间的距离与第二器件模块与控制模块之间的距离相等。
15.本技术第二方面提供了一种逻辑控制芯片，该逻辑控制芯片包括如上述的ip单元和控制单元，ip单元的信号输出端口连接控制单元，以输出数据交互信号至控制单元。
16.可选地，ip单元包括多个信号输出端，逻辑控制芯片包括多个控制单元，每个信号输出端与一个控制单元对应连接，以使控制单元接收第一器件模块增强处理后的数据交互信号和/或第二器件模块增强处理后的数据交互信号。
17.本技术第三方面提供了一种三维堆叠芯片，该三维堆叠芯片包括：
18.存储芯片；
19.逻辑控制芯片，存储芯片与逻辑控制芯片三维异质集成连接；其中，逻辑控制芯片包括如上述的ip单元和控制单元，ip单元的信号输出端口连接控制单元，以输出数据交互信号至控制单元；控制单元用于控制存储芯片的数据读取与写入。
20.本技术的有益效果是：区别于现有技术，本技术通过在控制模块的两侧设置第一器件模块和第二器件模块，并通过第一器件模块和第二器件模块分别对控制模块输出的数据交互信号进行信号增强处理，解决信号传输线路过长导致的信号衰减问题。
21.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本技术。
附图说明
22.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
23.图1是现有技术三维集成电路一实施例的结构示意图；
24.图2是图1中逻辑芯片一实施例的结构示意图；
25.图3是本技术ip单元一实施例的第一结构示意图；
26.图4是本技术ip单元一实施例的第二结构示意图；
27.图5是本技术逻辑控制芯片一实施例的结构示意图；
28.图6是本技术三维堆叠芯片一实施例的结构示意图。
具体实施方式
29.为使本领域的技术人员更好地理解本技术的技术方案，下面结合附图和具体实施方式对本技术所提供的ip单元、逻辑控制芯片以及三维堆叠芯片做进一步详细描述。可以
理解的是，所描述的实施例仅仅是本技术一部分实施例，而不是全部实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
30.本技术中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。
31.请参阅图1-2，图1是现有技术三维集成电路一实施例的结构示意图；图2是图1中逻辑芯片一实施例的结构示意图。
32.如图1所示，在3d dram高频三维集成电路设计中，为实现逻辑控制晶圆(logic wafer)与dram晶圆(dram wafer)的数据交互，逻辑控制芯片设计中会包含用于实现3d-ic混合键合(hybrid bonding，hb)与数据交互的宏单元，称为hybrid bondingmacro，又称为hb macro。其中，如图1所示，hb macro与逻辑控制晶圆的传输接口(tm1)和dram晶圆的传输接口(tm2)对应设置，且由tm1、tm2以及hybrid bonding cell(混合键合键)组成。
33.受限于hb工艺的限制，对于逻辑控制芯片来说，hb macro的位置相对固定，且宽度均在800um以上，在dram通过hb macro与逻辑控制芯片内的控制单元(memory controller)做数据交互时，难免会有大量的信号走线跨过hb macro，产生长线问题，从而引起潜在的信号完整性和时序违例风险。
34.如图2所示，在布局布线设计中，为了避免工具放置标准单元在hb macro及周围区域，hbmacro四周会添加布局阻隔模块(placement blockage)，即如图2所示，设置于hbmacro周围的黑色方块，该区域内会将布局通道(site row)打断，不允许放置标准单元。其中，布局通道具体可为控制单元(mc，micro controller)与宏单元之间的连接线路，或其它功能单元与宏单元之间的连接线路。
35.因此，为了消除串扰噪声的问题，通常对于跨越hb macro的信号长线(如＞1000um)，无法在长线中段，即hb macro上方直接增加标准单元以增抗扰性。现有技术只能在hb macro的远端口(也即hb macro远离memory controller一侧的端口)和其他ip单元的端口位置增加面积较大的缓冲器(buffer)和反相器(inverter)，以增强驱动能力，弱化串扰噪声带来的信号完整性问题。
36.然而，这种方法的主要缺点及隐患为：(1)该通道部分布局布线资源较为紧张，会引入布线拥塞(congestion)的隐患；(2)通常为工具自动布局布线，ip单元端口的标准单元摆放位置不可控，走线长度也不受控，串扰和时序违例风险仍然存在；(3)驱动能力强的缓冲器和反相器面积较大，不利于芯片布局的利用率，其他逻辑单元的摆放受限；(4)驱动能力较强的缓冲器和反相器同样会引入顶层数据通路的建立时间违例(setup violation)的风险。
37.本技术提供一种ip单元，用于解决跨接宏单元信号导致的线路过长以及串扰噪声问题的问题。本技术ip单元可作为底层子单元被逻辑控制芯片的顶层模块调用，使用abstraction格式提供给逻辑控制芯片顶层调用，使逻辑控制芯片内部布局布线更为灵活，增加了设计冗余度。
38.请参阅图3-4，图3是本技术ip单元一实施例的第一结构示意图，图4是本技术ip单元一实施例的第二结构示意图。如图3和图4所示，ip单元1包括第一器件模块11、第二器件模块12、预留区域13、控制模块14以及信号输出端15。
39.其中，第一器件模块11、预留区域13以及第二器件模块12依次相邻设置，预留区域13用于放置控制模块14，以使控制模块14位于第一器件模块11以及第二器件模块12之间，且与第一器件模块11以及第二器件模块12连接。可选地，在本实施例中，第一器件模块11与控制模块14之间的距离与第二器件模块12与控制模块14之间的距离相等，控制模块14输出至第一器件模块11和第二器件模块12的数据交互信号的强度一致。
40.其中，控制模块14即为上述图2所示的宏单元。可选地，控制模块14的数量可为单个或多个，例如一个、两个、四个等等。
41.具体地，本实施例第一器件模块11、预留区域13以及第二器件模块12的大小可根据实际需求设置，第一器件模块11和第二器件模块12与控制模块14之间的距离可根据实际需求设置，图3和图4仅为示意图，并非为限制本技术的唯一实施例。其中，在实际设计中，第一器件模块11与第二器件模块12远小于预留区域13，以使得设置有ip单元1与控制模块14的逻辑控制芯片具有体积小，成本低的优点。
42.其中，第一器件模块11与第二器件模块12用于对控制模块14输出的数据交互信号进行信号增强处理，且信号输出端15用于将处理后的数据交互信号输出至外部控制单元。
43.如图3和图4所示，在本实施例中，第一器件模块11设置于ip单元1的左侧，第二器件模块12设置于ip单元1的右侧。可选地，在其他实施例中，第一器件模块11可设置于ip单元1的右侧，第二器件模块12可设置于ip单元1的左侧。
44.如图4所示，控制模块14包括第一输入端口141和第二输入端口142，第一输入端口141靠近第一器件模块11，第二输入端口142靠近第二器件模块12，信号输出端15设置于第二器件模块12远离控制模块14的一侧。
45.其中，第一输入端口141输出数据交互信号至第一器件模块11，第一器件模块11对数据交互信号进行增强处理，并将增强处理后的数据交互信号传输至第二器件模块12，以通过信号输出端15输出，第二输入端口142输出数据交互信号至第二器件模块12，第二器件模块12对数据交互信号进行增强处理，并通过信号输出端15输出。
46.可选地，由于控制模块14通过第一器件模块11输出的数据交互信号的传输线路长于控制模块14通过第二器件模块12输出的数据交互信号的传输线路，可设置第一器件模块11对应的信号增强能力大于第二器件模块12对应的信号增强能力，以减小左侧通路的信号衰减，使控制模块14输出至外部控制单元的信号强度一致。
47.如图3所示，第一器件模块11包括第四输入端口111和第一标准单元112。其中，第四输入端口111设置于第一器件模块11靠近控制模块14一侧，第一输入端口141连接第四输入端口111，第一标准单元112的输入端连接第四输入端口111，以使第一标准单元112连接控制模块14，并接收控制模块14输出的数据交互信号。
48.可选地，第四输入端口111的数量可为单个或多个，第一标准单元112的数量为单个或多个，每个第一标准单元112至少连接一个第四输入端口111。例如，在本实施例中，第四输入端口111的数量为六个，第一标准单元112的数量为四个，第一个第一标准单元112连接两个第四输入端口111，第二个、第三个以及第四个第一标准单元112分别连接一个第四
输入端口111。
49.可选地，第一标准单元112包括缓冲器(buffer)或反相器(inverter)中的至少一种，其中，缓冲器与反相器为数字芯片中的标准驱动单元，有益于增强ip单元1对控制模块14的跨接信号的驱动能力。例如，在本实施例中，四个第一标准单元112可包括两个缓冲器与两个反相器。同时，可根据逻辑功能需要确定缓冲器与反相器的具体位置。例如，第一个与第四个第一标准单元112为缓冲器，第二个与第三个第一标准单元112为反相器。可选地，在其他实施例中，第一标准单元112还可包括一个缓冲器与三个反相器，或三个缓冲器与一个反相器，或四个缓冲器，或四个反相器等等。
50.第二器件模块12包括第五输入端口121和第二标准单元123。其中，第五输入端口121设置于第二器件模块12靠近控制模块14一侧，信号输出端15设置于第二器件模块12背离控制模块14一侧。
51.第二输入端口142连接第五输入端口121，第二标准单元123的第一输入端连接第五输入端，以使第二标准单元123连接控制模块14，并接收控制模块14输出的数据交互信号。
52.可选地，第五输入端口121的数量可为单个或多个，第二标准单元123的数量为单个或多个，每个第二标准单元123至少连接一个第五输入端口121。例如，在本实施例中，第五输入端口121的数量为十个，第二标准单元123的数量为四个，第一个第二标准单元123连接三个第五输入端口121，第二个、第三个以及第四个第二标准单元123分别连接两个第四输入端口111。
53.可选地，第二标准单元123包括缓冲器(buffer)或反相器(inverter)中的至少一种，其中，缓冲器与反相器为数字芯片中的标准驱动单元，有益于增强ip单元1对控制模块14的跨接信号的驱动能力。例如，在本实施例中，四个第二标准单元123可包括两个缓冲器与两个反相器。同时，可逻辑功能需要确定缓冲器与反相器的具体位置。例如，第一个与第三个第二标准单元123为缓冲器，第二个与第四个第二标准单元123为反相器。可选地，在其他实施例中，第二标准单元123还可包括一个缓冲器与三个反相器，或三个缓冲器与一个反相器，或四个缓冲器，或四个反相器等等。
54.进一步地，第二器件模块12靠近控制模块14的一侧设置有第三输入端口122，第一器件模块11对数据交互信号进行增强处理，并将增强处理后的数据交互信号通过第三输入端口122传输至第二器件模块12。
55.其中，ip单元1还包括信号线16和屏蔽线161，信号线16连接第一器件模块11与第三输入端口122，以连接第一器件模块11与第二器件模块12，用于传输第一器件模块11强处理后的数据交互信号。屏蔽线161设置于信号线16两侧，用于强化信号线16的抗干扰能力。可选地，屏蔽线161还可环绕信号线16设置，用于进一步强化信号线16的抗干扰能力，防止信号串扰。
56.可选地，在本实施例中，信号线16选用高层金属、双倍线宽以及双倍间距，并通过在信号线16的两侧增添屏蔽线161，强化信号线16的强干扰能力。
57.第一输入端口141输出数据交互信号至第一器件模块11，第一器件模块11对数据交互信号进行增强处理，并将增强处理后的数据交互信号传输至第二器件模块12，以通过信号输出端15输出，第二输入端口142输出数据交互信号至第二器件模块12，第二器件模块
12对数据交互信号进行增强处理，并通过信号输出端15输出。
58.其中，控制模块14输出的数据交互信号包括跨单元信号和短途信号，其中第一标准单元112接收控制模块14所输出的数据交互信号为跨单元信号，第二标准单元123接收控制模块14所输出的数据交互信号为短途信号。
59.具体地，第四输入端口111用于连接控制模块14靠近第一器件模块11的第一输入端口141，第一标准单元112的输入端连接第四输入端口111。第四输入端口111接收与该第四输入端口111连接的控制模块14的第一输入端口141输入的跨单元信号，以传输至第一标准单元112。
60.第五输入端口121用于连接控制模块14靠近第二器件模块12的端口，同时用于连接第一标准单元112的输出端，第二标准单元123的输入端连接第五输入端口121，第二标准单元123的输出端连接信号输出端15。第五输入端口121接收与该第五输入端口121连接的控制模块14的第二输入端口142输入的短途信号，第三输入端口122接收与该第三输入端口122连接的第一标准单元112传输的跨单元信号，以传输至第二标准单元123，第二标准单元123通过信号输出端15传输至后端实施单元。
61.可选地，在本实施例中，后端实施单元为外部控制单元。可选地，在其他实施例中，后端实施单元还可为其他顶层逻辑单元，信号输出端15作为顶层数据交互端口。
62.其中，第四输入端口111与第一标准单元112、第二标准单元123与第五输入端口121以及第二标准单元123与信号输出端15通过内部走线，内部走线可通过定义非默认布线规则(non-default routing rule)，指定走线层、线宽和间距，规范走线，进一步增强抗干扰能力。
63.具体地，当控制模块14需要与控制单元进行数据交互时，控制模块14通过端口将信号传输至ip单元1。
64.若此时的信号为跨单元信号时，跨单元信号通过ip单元1内部的第一标准单元112增强信号驱动能力，并通过信号线16跨控制模块14传输至第三输入端口122，通过ip单元1内部的第二标准单元123进行逻辑匹配，通过信号输出端15输出至外部控制单元。
65.若此时的信号为短途信号时，短途信号通过ip单元1内部的第二标准单元123直接传输至外部控制单元。其中，由于传输线路较短，信号完整性的受影响程度较小，无需对短途信号进行额外处理。
66.进一步地，ip单元1的大小和逻辑功能全取决于跨接控制模块14的数量、大小和排布方式，第一标准单元112与第二标准单元123的数量及布局深度自定义，不受限于ip单元1本身，同时其会单独进行端口时序约束，保证内部时序收敛。具体地，ip单元1内部的第一标准单元112与第二标准单元123会根据逻辑关系就近摆放，第一标准单元112与第二标准单元123分别连接到第四输入端口111和第五输入端口121，从而有效规范了第一标准单元112与第二标准单元123的分布。
67.本技术通过将控制模块14设置于ip单元1的预留区域13中，通过ip单元1提升控制模块14与逻辑控制芯片数据交互的信号完整性，并且优化跨单元信号的噪声与串扰问题。同时，通过ip单元1优化设计本身的数据交互可靠性，增强了设计冗余，提升设计效率，并提高逻辑控制芯片的可实现性。
68.此外，本技术通过将第一标准单元112与第二标准单元123分别设置于第一器件模
块11和第二器件模块12，通过逻辑控制芯片后端技术实现，无需更改前端设计网表，以使逻辑控制芯片的逻辑功能一致性得到保证。
69.本技术还提供一种逻辑控制芯片，请结合图3-4，参阅图5，图5是本技术逻辑控制芯片一实施例的结构示意图。如图5所示，逻辑控制芯片20包括ip单元21和控制单元22，ip单元21的信号输出端口连接控制单元22，以输出数据交互信号至控制单元22。其中，该ip单元21为上述实施例所揭示的ip单元1，在此不再赘述。
70.其中，ip单元21包括多个信号输出端15，逻辑控制芯片20包括多个控制单元22，每个信号输出端15与一个控制单元22对应连接，以使控制单元22接收第一器件模块11增强处理后的数据交互信号和/或第二器件模块12增强处理后的数据交互信号。
71.具体地，控制单元22通过信号传输线连接信号输出端15。其中，信号传输线可为逻辑控制芯片20的顶层走线。
72.可选地，在其他实施例中，控制单元22还可为逻辑控制芯片20的其他顶层逻辑单元。
73.本技术还提供一种三维堆叠芯片，请结合图3-5，参阅图6，图6是本技术三维堆叠芯片一实施例的结构示意图。如图6所示，三维堆叠芯片30包括存储芯片31和逻辑控制芯片32，存储芯片31与逻辑控制芯片32三维异质集成连接。其中，该逻辑控制芯片32为上述实施例所揭示的逻辑控制芯片20，如上述的ip单元21和控制单元22，在此不再赘述。
74.其中，ip单元21的信号输出端口连接控制单元22，以输出数据交互信号至控制单元22；控制单元22用于控制存储芯片31的数据读取与写入。
75.以上仅为本技术的实施例，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。
技术特征：1.一种ip单元，其特征在于，所述ip单元包括第一器件模块、第二器件模块以及控制模块，所述控制模块位于所述第一器件模块以及第二器件模块之间，且与所述第一器件模块以及所述第二器件模块连接；所述ip单元还包括信号输出端，所述第一器件模块与所述第二器件模块用于对所述控制模块输出的数据交互信号进行信号增强处理，且所述信号输出端用于将处理后的所述数据交互信号输出至外部控制单元。2.根据权利要求1所述的ip单元，其特征在于，所述控制模块包括第一输入端口和第二输入端口，所述第一输入端口靠近所述第一器件模块，所述第二输入端口靠近所述第二器件模块，所述信号输出端设置于所述第二器件模块远离所述控制模块的一侧；其中，所述第一输入端口输出所述数据交互信号至所述第一器件模块，所述第一器件模块对所述数据交互信号进行增强处理，并将增强处理后的所述数据交互信号传输至所述第二器件模块，以通过所述信号输出端输出，所述第二输入端口输出所述数据交互信号至所述第二器件模块，所述第二器件模块对所述数据交互信号进行增强处理，并通过所述信号输出端输出。3.根据权利要求2所述的ip单元，其特征在于，所述第二器件模块靠近所述控制模块的一侧设置有第三输入端口，所述第一器件模块对所述数据交互信号进行增强处理，并将增强处理后的所述数据交互信号通过所述第三输入端口传输至所述第二器件模块。4.根据权利要求3所述的ip单元，其特征在于，所述ip单元设置有信号线与屏蔽线，所述信号线连接所述第一器件模块与所述第三输入端口，所述屏蔽线设置于所述信号线两侧，用于强化所述信号线的抗干扰能力。5.根据权利要求4所述的ip单元，其特征在于，所述第一器件模块包括第一标准单元和第四输入端口，所述第一输入端口连接所述第四输入端口，所述第一标准单元的输入端连接所述第四输入端口，以使所述第一标准单元连接所述控制模块，并接收所述控制模块输出的所述数据交互信号，所述第一标准单元的输出端通过所述信号线连接所述第三输入端口。6.根据权利要求5所述的ip单元，其特征在于，所述第二器件模块包括第二标准单元和第五输入端口，所述第二输入端口连接所述第五输入端口，所述第二标准单元的第一输入端连接所述第五输入端，以使所述第二标准单元连接所述控制模块，并接收所述控制模块输出的所述数据交互信号，所述第二标准单元的第二输入端连接所述第三输入端，以使所述第一标准单元连接所述第二标准单元，并接收所述第一器件模块增强处理后的所述数据交互信号，所述第二标准单元的输出端连接所述信号输出端。7.根据权利要求6所述的ip单元，其特征在于，所述第一标准单元包括缓冲器或反相器中的至少一种，所述第二标准单元包括缓冲器或反相器中的至少一种。8.根据权利要求2所述的ip单元，其特征在于，所述第一器件模块对应的信号增强能力大于所述第二器件模块对应的信号增强能力。9.根据权利要求1所述的ip单元，其特征在于，所述第一器件模块与所述控制模块之间的距离与所述第二器件模块与所述控制模块之间的距离相等。10.一种逻辑控制芯片，其特征在于，所述逻辑控制芯片包括如权利要求1-9任一项所
述的ip单元和控制单元，所述ip单元的信号输出端口连接所述控制单元，以输出数据交互信号至所述控制单元。11.根据权利要求10所述的逻辑控制芯片，其特征在于，所述ip单元包括多个所述信号输出端，所述逻辑控制芯片包括多个所述控制单元，每个所述信号输出端与一个所述控制单元对应连接，以使所述控制单元接收所述第一器件模块增强处理后的所述数据交互信号和/或所述第二器件模块增强处理后的所述数据交互信号。12.一种三维堆叠芯片，其特征在于，所述三维堆叠芯片包括：存储芯片；逻辑控制芯片，所述存储芯片与所述逻辑控制芯片三维异质集成连接；其中，所述逻辑控制芯片包括如权利要求1-9任一项所述的ip单元和控制单元，所述ip单元的信号输出端口连接所述控制单元，以输出数据交互信号至所述控制单元；所述控制单元用于控制所述存储芯片的数据读取与写入。
技术总结本申请公开了一种IP单元、逻辑控制芯片以及三维堆叠芯片，该IP单元包括第一器件模块、第二器件模块以及控制模块，控制模块位于第一器件模块以及第二器件模块之间，且与第一器件模块以及第二器件模块连接；IP单元还包括信号输出端，第一器件模块与第二器件模块用于对控制模块输出的数据交互信号进行信号增强处理，且信号输出端用于将处理后的数据交互信号输出至外部控制单元。本申请通过在控制模块的两侧设置第一器件模块和第二器件模块，并通过第一器件模块和第二器件模块分别对控制模块输出的数据交互信号进行信号增强处理，解决信号传输线路过长导致的信号衰减问题。传输线路过长导致的信号衰减问题。传输线路过长导致的信号衰减问题。
技术研发人员：林文博
受保护的技术使用者：西安紫光国芯半导体有限公司
技术研发日：2022.03.30
技术公布日：2022/7/5
