本揭示文件是关于一种逻辑模式(logic pattern)的分配，特别是关于一种电路布局图产生方法、只读记忆体集成电路及其制造方法。
背景技术：
1、现今趋势的集成电路(integrated circuit，ic)小型化促使了设备除了要体积更小、功耗更低之外，还要能以更高的速度提供更多的功能。小型化的工艺也导致了更严苛的设计与制造规格，以及对于可靠度的挑战。各种电子设计自动化(electronic designautomation，eda)工具的出现，除了用来生成、最佳化及验证集成电路的标准元件布局设计，同时也能确保标准元件布局设计和制造规格有被满足。
技术实现思路
1、本揭示文件提供一种电路布局图产生方法，用以产生集成电路布局图，在一些实施例中，电路布局图产生方法包含以下步骤：将或非型只读记忆体位元单元列划分为由多个隔离特征分隔的多个n位元群组，其中多个n位元群组中的每个n位元群组包含n个位元，其中n大于2；基于或非型只读记忆体位元单元列的只读记忆体码设计模式，将一或多个逻辑模式分配至多个n位元群组中的每个n位元群组；以及将包含一或多个逻辑模式的集成电路布局图储存于储存装置中。
2、本揭示文件提供一种只读记忆体集成电路，在一些实施例中，只读记忆体集成电路包含或非型只读记忆体位元单元列、电源供应线、位元线及多个隔离结构。或非型只读记忆体位元单元列对齐于一列方向，其中或非型只读记忆体位元单元列的每个只读记忆体位元单元包含晶体管，晶体管包含栅极结构及源极/漏极结构。栅极结构垂直于列方向延伸。源极/漏极结构相邻于栅极结构。电源供应线及位元线在列方向上延伸，且覆盖或非型只读记忆体位元单元列的每个栅极结构及每个源极/漏极结构。多个隔离结构用以将或非型只读记忆体位元单元列划分为电隔离的多个只读记忆体位元单元群组，其中每个只读记忆体位元单元群组中的每个相邻只读记忆体位元单元对共用对应源极/漏极结构，且或非型只读记忆体位元单元列中的每个只读记忆体位元单元群组包含多个只读记忆体位元单元的其中多于二者。
3、本揭示文件提供一种制造方法，用以制造只读记忆体集成电路，制造方法包含以下步骤：形成或非型只读记忆体位元单元列，或非型只读记忆体位元单元列在一列方向对齐；形成多个隔离结构，多个隔离结构用以将或非型只读记忆体位元单元列划分为电隔离的多个只读记忆体位元单元群组；以及构造电源供应线及位元线，电源供应线及位元线在列方向上延伸，并覆盖或非型只读记忆体位元单元列的每个栅极结构及每个源极/漏极结构。形成或非型只读记忆体位元单元列的每个只读记忆体位元单元的步骤包含形成一晶体管，形成晶体管的步骤包含以下步骤：构造垂直于列方向延伸的栅极结构；以及形成相邻于栅极结构的源极/漏极结构。每个只读记忆体位元单元群组中的每个相邻只读记忆体位元单元对共用一对应源极/漏极结构，且或非型只读记忆体位元单元列中的每个只读记忆体位元单元群组包含多个只读记忆体位元单元的其中多于二者。
1.一种电路布局图产生方法，其特征在于，用以产生一集成电路布局图，该电路布局图产生方法包含以下步骤：
2.如权利要求1所述的电路布局图产生方法，其特征在于，其中将该一或多个逻辑模式分配至该多个n位元群组中的该每个n位元群组的步骤包含以下步骤：将一单一n位元逻辑模式分配至该多个n位元群组中的该每个n位元群组。
3.如权利要求1所述的电路布局图产生方法，其特征在于，进一步包含以下步骤：
4.如权利要求3所述的电路布局图产生方法，其特征在于，其中将该一或多个逻辑模式分配至该多个n位元群组中的该每个n位元群组中的该多个m位元单位中的该每个m位元单位的步骤包含以下步骤：分配该一或多个逻辑模式的其中一者，该一或多个逻辑模式的该其中一者包含一上边界电连接及一下边界电连接，该上边界电连接及该下边界电连接能够被包含于一0位元只读记忆体单元组态及一1位元只读记忆体单元组态之中。
5.如权利要求4所述的电路布局图产生方法，其特征在于，其中
6.如权利要求5所述的电路布局图产生方法，其特征在于，其中将该一或多个逻辑模式分配至该多个n位元群组中的该每个n位元群组中的该多个m位元单位中的该每个m位元单位的步骤进一步包含以下步骤：
7.如权利要求5所述的电路布局图产生方法，其特征在于，其中
8.如权利要求5所述的电路布局图产生方法，其特征在于，其中将多个集成电路布局特征配置于该上边界电连接及该下边界电连接，以建立该第一连接类型或该第二连接类型的步骤包含以下步骤：将一通孔区重叠于该晶体管的该第一源极/漏极区及对应的该电源供应线或该位元线。
9.一种只读记忆体集成电路，其特征在于，包含：
10.一种只读记忆体集成电路的制造方法，其特征在于，用以制造一只读记忆体集成电路，该制造方法包含以下步骤：
