本发明涉及半导体，具体涉及一种嵌入式闪存高压器件及其制备方法。
背景技术：
1、嵌入式闪存（embedded flash，简称eflash）是一种集成在集成电路中的非易失性存储技术，它允许在断电的情况下保留数据。这种技术广泛应用于微控制器、系统级芯片（socs）和其他需要存储程序代码或数据的应用中。
2、高压器件在嵌入式闪存工艺中扮演着重要的角色，因为它们能够处理编程和擦除操作所需的较高电压。这些高压器件通常需要特别设计来承受在存储单元编程和擦除过程中产生的高电压应力。
3、目前，在0.18um~90nm嵌入式闪存技术中，一般都使用浮栅（floating gate，简称fg）作为高压（high voltage，简称hv）器件的栅。
4、但是，发明人发现当到了55nm嵌入式fg闪存技术节点以后（小于55nm），嵌入式闪存高压器件难以制备，或制备出来的效果不理想。
技术实现思路
1、为了解决上述问题中的至少一个，发明人进行了大量的研究之后，发现当到了55nm嵌入式fg闪存技术节点以后，嵌入式闪存高压器件难以制备的原因主要是，现有技术中的高压器件的结构主要是：hvnmos结构的栅极为n型栅，hvpmos（high voltage p-channel metal-oxide-semiconductor，高压p掺杂金属氧化物半导体）结构的栅极为p型栅；特别是，栅极为n型栅的嵌入式闪存hvnmos器件的阈值电压较高，写入后导致读的电流较小，读的窗口也较小，不仅导致器件性能较差，也不利于器件的小型化。基于该发现，发明人进行了大量的实验，发现在嵌入式闪存高压器件的hvnmos结构中，将其栅极设置为p型栅，可以降低其阈值电压。因此，根据本发明的一个方面，提供了一种嵌入式闪存高压器件。
2、该嵌入式闪存高压器件为hvnmos（high voltage n-channel metal-oxide-semiconductor，高压n掺杂金属氧化物半导体）器件，且其将栅极为p型栅。
3、将嵌入式闪存hvnmos器件的栅极设置成p型栅之后，发明人发现：本申请的嵌入式闪存hvnmos的阈值电压大约为-0.9v；而常规的、栅极为n型栅的嵌入式闪存hvnmos器件的阈值电压大约为-1.5v；可见，与常规的嵌入式闪存hvnmos器件相比，本申请的嵌入式闪存hvnmos的阈值电压降低、读的电流增加、读的窗口增加，从而为器件的缩小提供了方便。
4、在一些实施方式中，p型栅包括浮栅层，且浮栅层为p型浮栅层。即本发明通过设计一种fg_p type（p型掺杂浮栅）嵌入式闪存高压器件，使得阈值电压能够降低。
5、在一些实施方式中，hvnmos器件的沟道长度范围设置为0.4~0.8μm。
6、对于低压mos器件而言，由于其栅极仅设置逻辑栅，不存在浮栅，因此也不存在浮栅是p型还是n型的问题。但是，当器件为hvnmos器件时，由于hvnmos器件的栅极中设置浮栅，如前所述，若hvnmos器件中的浮栅为常见的n型栅时，会导致阈值电压较高。
7、而虽然本发明通过将hvnmos器件的浮栅层设置成p型浮栅层的方式，能够有效地降低阈值电压。但是，将hvnmos器件的浮栅层设置成p型浮栅层却会导致能带变化，导通沟道下移，形成埋沟，并出现漏电的现象。
8、为了解决因hvnmos器件的浮栅层设置成p型浮栅层而导致的导通沟道下移，形成埋沟，导通能力下降，和出现漏电现象的问题，发明人经过多次研究实验，发现：将hvnmos器件的沟道长度范围限制在0.4~0.8μm，能够有效地避免漏电的问题。
9、在一些实施方式中，p型浮栅层采用p型多晶硅制成。
10、在一些实施方式中，p型栅包括逻辑栅层，且逻辑栅层为p型逻辑栅层。以便于逻辑栅和浮栅的制作。
11、在一些实施方式中，p型逻辑栅层采用p型多晶硅制成。
12、在一些实施方式中，p型栅包括依次连接的hvox（高阈值电压氧化层，highvoltage oxide）层、浮栅层和逻辑栅层，以及将hvox层与逻辑栅层隔开的ono（氧化氮化物，oxide-nitride-oxide，通常由两层氧化硅（sio2）夹着一层氮化硅（si3n4）组成）层。
13、在一些实施方式中，hvnmos位于hvpw（high voltage p-well，高压p型阱）中。
14、在一些实施方式中，嵌入式闪存高压器件的源区和/或漏区为n型。
15、优选的，该嵌入式闪存高压器件还包括间隔设置的sti（槽隔离结构，shallowtrench isolation）结构，该sti结构设置在衬底的两侧，且位于栅极的下方。
16、优选的，该嵌入式闪存高压器件还包括间隔设置的n型源区和n型漏区，n型源区和n型漏区分别位于栅极的两侧。
17、根据本发明的另一方面，提供了一种前述嵌入式闪存高压器件的制备方法，在该制备方法中，高压器件为hvnmos器件，在制备hvnmos器件的栅极时进行p型掺杂。传统的制备方法是在制备完栅极以后再进行p型掺杂，这种制备完栅极以后再进行p型掺杂，需要在栅极中进行较高浓度的p型掺杂，再通过高温加热的方式使p型掺杂扩散均匀，而且，制备过程中还需要使用掩膜，使得传统的制备方法不仅流程复杂，而且费用较高；而本申请通过在制备栅极的同时进行p型掺杂，不仅无需使用较高浓度的p型掺杂，也无需进行高温加热进行扩散处理，还无需使用掩膜，操作简便，节约成本。
18、由于嵌入式闪存高压器件到了55nm以后，cell越来越小，若制备过程中不采用自对准（self_aligned）fg工艺技术，会导致制备出来的偏差较大，fg_ph（浮栅图形）的mis_alignment（不对准）会导致fg的形成达不到理想效果（例如成功率低）。由此，在一些实施方式中，p型掺杂为在对栅极中的浮栅进行自对准时，对浮栅进行p型掺杂。由此，可以避免制备过程的不对准导致的性能较差以及制备失败的问题。
1.嵌入式闪存高压器件，其特征在于，所述高压器件为hvnmos器件，且其栅极为p型栅。
2.根据权利要求1所述的嵌入式闪存高压器件，其特征在于，所述p型栅包括浮栅层，且所述浮栅层为p型浮栅层。
3.根据权利要求2所述的嵌入式闪存高压器件，其特征在于，所述hvnmos器件的沟道长度范围设置为0.4~0.8μm。
4.根据权利要求1所述的嵌入式闪存高压器件，其特征在于，所述p型栅包括逻辑栅层，且所述逻辑栅层为p型逻辑栅层。
5.根据权利要求1至4任一项所述的嵌入式闪存高压器件，其特征在于，所述p型栅包括依次连接的hvox层、浮栅层和逻辑栅层，以及将hvox层与逻辑栅层隔开的ono层。
6.根据权利要求1至4任一项所述的嵌入式闪存高压器件，其特征在于，所述hvnmos位于hvpw中。
7.根据权利要求1至4任一项所述的嵌入式闪存高压器件，其特征在于，其源区和/或漏区为n型。
8.权利要求1至7任一项所述的嵌入式闪存高压器件的制备方法，其特征在于，所述高压器件为hvnmos器件，在制备所述hvnmos器件的栅极时进行p型掺杂。
9.根据权利要求8所述的嵌入式闪存高压器件的制备方法，其特征在于，所述p型掺杂为在对栅极中的浮栅进行自对准时，对浮栅进行p型掺杂。
