本公开涉及半导体，具体而言，涉及一种半导体结构及其形成方法。
背景技术：
1、在半导体制程的后段beol（back end of line）工艺中，位于不同层的异种材料在界面处极易分层，尤其是当界面的台阶差无法达标时，严重影响半导体产品的可靠性，产品良率降低。
2、需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现思路
1、有鉴于此，本公开提供一种半导体结构及其形成方法，可降低台阶差，提高异种材料的粘合强度。
2、本公开提供一种半导体结构，包括：
3、衬底，衬底上有多个存储区；
4、相邻存储区之间有外围区，外围区中有电路区；
5、绝缘层，覆盖衬底；
6、第一垂直互连结构，位于电路区上方，贯穿绝缘层，第一垂直互连结构底部与电路区连接，顶部与第一电路互连层连接；其中，第一垂直互连结构的顶端至少部分嵌入第一电路互连层的底面；部分位于外围区的绝缘层的上表面呈向下凹形。
7、本公开的半导体结构，有助于减少结构缺陷，避免不同材料层的分层，减小垂直方向的传输阻抗，提高产品良率。
8、在其中的一个实施例中，还包括第二垂直互连结构，位于存储区上方，贯穿绝缘层，第二垂直互连结构底部与存储区连接，顶部与第二电路互连层连接；其中，第二垂直互连结构的顶端至少部分嵌入第二电路互连层的底面。
9、在其中的一个实施例中，还包括切割道区，切割道区位于衬底的边缘，位于切割道区的绝缘层的上表面呈向下凹形。
10、在其中的一个实施例中，第一电路互连层的底面和第二电路互连层的底面齐平。
11、在其中的一个实施例中，位于第二电路互连层的底面的绝缘层，其致密度大于位于第一电路互连层的底面的绝缘层。
12、本公开的技术方案，保证了多个存储区的表面平整度一致性的要求，防止互连层在水平方向信号不连续；避免绝缘层与上层材料的分层，使得整个芯片的翘曲度和结构应力最小。
13、本公开还提供一种半导体结构的形成方法，包括：
14、在衬底上形成存储区；
15、相邻存储区之间有外围区，外围区中有电路区；
16、形成绝缘层，绝缘层覆盖衬底；
17、在绝缘层中形成通孔，通孔贯穿绝缘层；
18、填充通孔形成第一垂直互连结构；
19、形成第一电路互连层，第一垂直互连结构底部与电路区连接，顶部与第一电路互连层连接，第一垂直互连结构的顶端至少部分嵌入第一电路互连层的底面；部分位于外围区的绝缘层的上表面呈向下凹形。
20、在其中的一个实施例中，在形成绝缘层之后，形成通孔之前，在绝缘层上方沉积抑制膜层，抑制膜层在绝缘层上方各处厚度基本相同，抑制膜层和绝缘层包括，位于相邻存储区之间的第一区域和第二区域，位于存储区上方的第三区域，第一区域有第一宽度，第二区域有第二宽度，其中第二宽度大于第一宽度。
21、在其中的一个实施例中，抑制膜层可以是多晶硅、氮化硅、碳氮化硅、碳氧化硅等的一种或多种，绝缘层与抑制膜层的选择刻蚀比越大，抑制膜层的厚度越小。
22、在其中的一个实施例中，由上而下依次去除部分抑制膜层和部分绝缘层，至露出位于第三区域的绝缘层，位于第一区域和第二区域的抑制膜层仍有部分剩余；其中抑制膜层的剩余部分在第一区域有第一厚度，在第二区域有第二厚度，第二厚度大于第一厚度。
23、在其中的一个实施例中，第一厚度与第二厚度的平均值为第三厚度，绝缘层与抑制膜层的选择刻蚀比越大，第三厚度越小。
24、在其中的一个实施例中，第一宽度越大，第一厚度越大；第二宽度越大，第二厚度越大。
25、在其中的一个实施例中，继续由上而下依次去除位于第一区域的抑制膜层的剩余部分，以及去除位于第三区域的部分绝缘层，去除位于第二区域的部分抑制膜层，至第一区域的抑制膜层被完全去除，被去除的位于第三区域的绝缘层有第四厚度，第四厚度与第一厚度比值接近绝缘层与抑制膜层的选择刻蚀比。
26、在其中的一个实施例中，第二区域的抑制膜层有第六厚度，继续由上而下依次去除位于第二区域的抑制膜层，以及去除位于第一区域、第三区域的部分绝缘层，至第二区域的抑制膜层被完全去除，被去除的绝缘层有第五厚度，第五厚度与第六厚度比值接近绝缘层与抑制膜层的选择刻蚀比。
27、在其中的一个实施例中，在形成绝缘层之后，形成通孔之前，在绝缘层上方沉积抑制膜层，抑制膜层在绝缘层上方各处厚度不完全相同；抑制膜层和绝缘层包括，位于相邻存储区之间的第一区域和第二区域，位于存储区上方的第三区域，位于第二区域、第一区域、第三区域的抑制膜层的厚度依次递减。
28、在其中的一个实施例中，第三区域位置没有抑制膜层。
29、在其中的一个实施例中，填充通孔形成第一垂直互连结构包括，在通孔内和绝缘层表面沉积第一金属，去除位于绝缘层表面的第一金属，以形成第一垂直互连结构的顶端高于绝缘层的表面。
30、在其中的一个实施例中，形成第一电路互连层，包括，沉积第二绝缘层，在第二绝缘层中形成开窗，在开窗中沉积形成第一电路互连层，其中，第一垂直互连结构的顶端全部嵌入第一电路互连层的底面。
31、在其中的一个实施例中，形成第一电路互连层之前包括，沉积第二绝缘层，形成贯穿绝缘层和第二绝缘层的开窗，在开窗中沉积第一金属，去除第二绝缘层表面和开窗内表面的第一金属，以形成第一垂直互连结构；在开窗中形成第一电路互连层；其中，第一垂直互连结构的顶端嵌入第一电路互连层，部分第二绝缘层的下表面向下凸起。
32、本公开的技术方案，形成的绝缘层的上表面为完全齐平的表面，整个表面平整度一致性高，多个存储区上方的绝缘层基本没有台阶差，且存储区与外围区上方的绝缘层的上表面也是齐平的，这为后续电路的制作提供了良好的基础，保证了同一层电路或互连结构的信号连续性与完整性，也避免了芯片的翘曲。
1.一种半导体结构，其特征在于，包括：
2.根据权利要求1所述的半导体结构，其特征在于，还包括第二垂直互连结构，位于所述存储区上方，贯穿所述绝缘层，所述第二垂直互连结构底部与所述存储区连接，顶部与第二电路互连层连接；其中，所述第二垂直互连结构的顶端至少部分嵌入所述第二电路互连层的底面。
3.根据权利要求1所述的半导体结构，其特征在于，还包括切割道区，所述切割道区位于所述衬底的边缘，位于所述切割道区的所述绝缘层的上表面呈向下凹形。
4.根据权利要求2所述的半导体结构，其特征在于，所述第一电路互连层的底面和所述第二电路互连层的底面齐平。
5.根据权利要求2所述的半导体结构，其特征在于，位于所述第二电路互连层的底面的所述绝缘层，其致密度大于位于所述第一电路互连层的底面的所述绝缘层。
6.一种半导体结构的形成方法，其特征在于，包括：
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，在形成绝缘层之后，形成通孔之前，在所述绝缘层上方沉积抑制膜层，所述抑制膜层在所述绝缘层上方各处厚度基本相同，所述抑制膜层和所述绝缘层包括，位于相邻所述存储区之间的第一区域和第二区域，位于所述存储区上方的第三区域，所述第一区域有第一宽度，所述第二区域有第二宽度，其中所述第二宽度大于所述第一宽度。
8.根据权利要求7所述的半导体结构的形成方法，所述抑制膜层可以是多晶硅、氮化硅、碳氮化硅、碳氧化硅等的一种或多种，所述绝缘层与所述抑制膜层的选择刻蚀比越大，所述抑制膜层的厚度越小。
9.根据权利要求7所述的半导体结构的形成方法，其特征在于，由上而下依次去除部分所述抑制膜层和部分所述绝缘层，至露出位于所述第三区域的所述绝缘层，位于所述第一区域和所述第二区域的所述抑制膜层仍有部分剩余；其中
10.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述第一厚度与所述第二厚度的平均值为第三厚度，所述绝缘层与所述抑制膜层的选择刻蚀比越大，所述第三厚度越小。
11.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述第一宽度越大，所述第一厚度越大；所述第二宽度越大，所述第二厚度越大。
12.根据权利要求9所述的半导体结构的形成方法，其特征在于，继续由上而下依次去除位于所述第一区域的所述抑制膜层的剩余部分，以及去除位于第三区域的部分所述绝缘层，去除位于第二区域的部分抑制膜层，至所述第一区域的所述抑制膜层被完全去除，被去除的位于第三区域的所述绝缘层有第四厚度，所述第四厚度与所述第一厚度比值接近所述绝缘层与所述抑制膜层的选择刻蚀比。
13.根据权利要求12所述的半导体结构的形成方法，其特征在于，所述第二区域的所述抑制膜层有第六厚度，继续由上而下依次去除位于所述第二区域的所述抑制膜层，以及去除位于所述第一区域、所述第三区域的部分所述绝缘层，至所述第二区域的所述抑制膜层被完全去除，被去除的所述绝缘层有第五厚度，所述第五厚度与所述第六厚度比值接近所述绝缘层与所述抑制膜层的选择刻蚀比。
14.根据权利要求6所述的半导体结构的形成方法，其特征在于，在形成绝缘层之后，形成通孔之前，在所述绝缘层上方沉积抑制膜层，所述抑制膜层在所述绝缘层上方各处厚度不完全相同；所述抑制膜层和所述绝缘层包括，位于相邻所述存储区之间的第一区域和第二区域，位于所述存储区上方的第三区域，位于所述第二区域、所述第一区域、所述第三区域的所述抑制膜层的厚度依次递减。
15.根据权利要求14所述的半导体结构的形成方法，所述第三区域位置没有所述抑制膜层。
16.根据权利要求6所述的半导体结构的形成方法，其特征在于，填充所述通孔形成第一垂直互连结构包括，在所述通孔内和所述绝缘层表面沉积第一金属，去除位于所述绝缘层表面的所述第一金属，以形成所述第一垂直互连结构的顶端高于所述绝缘层的表面。
17.根据权利要求16所述的半导体结构的形成方法，其特征在于，形成第一电路互连层，包括，沉积第二绝缘层，在所述第二绝缘层中形成开窗，在开窗中沉积形成所述第一电路互连层，其中，所述第一垂直互连结构的顶端全部嵌入所述第一电路互连层的底面。
18.根据权利要求6所述的半导体结构的形成方法，其特征在于，形成第一电路互连层之前包括，沉积第二绝缘层，形成贯穿所述绝缘层和所述第二绝缘层的开窗，在所述开窗中沉积第一金属，去除所述第二绝缘层表面和所述开窗内表面的所述第一金属，以形成第一垂直互连结构；在开窗中形成所述第一电路互连层；其中，所述第一垂直互连结构的顶端嵌入所述第一电路互连层，部分所述第二绝缘层的下表面向下凸起。
