本发明涉及mos半导体，更具体的说是一种降低脉冲电荷影响的mos半导体器件。
背景技术：
1、"p型栅"通常指的是p型mos(金属-氧化物-半导体)场效应晶体管(pmosfet)的栅极。pmosfet是一种半导体器件，其中栅极是由p型材料构成的。在pmosfet中，栅极控制了通道的导电性，通过在栅极上施加电压来控制器件的开关状态。pmosfet的结构包括p型衬底(或称为p型区域)、n型沟道、p型栅极和绝缘层。
2、现在专利公开了一种半导体器件的制造方法(公开号cn1667808a)，该半导体器件具有一个在衬底的一个表面之内和/或之上形成有至少一个连接区的硅区域的半导体结构。该方法包括由第一非硅化物化的金属形成金属聚集层，接下来淀积一个由第二硅化物化的金属组成的金属层。随后的热处理用于由第二金属形成金属硅化物，第一金属的原子在与衬底表面基本上垂直的方向上被置换。该专利所公开技术中，在形成沟道并导通源极与漏极状态下，沟道所连接的两个n阱层或两个p阱层由于掺杂浓度不一致，这必然增大两者之间的导通电阻；并且与源极接触的半导体层由于过大的电阻差，在导通状态下会生产明显的电流落差脉冲和减损现象。
技术实现思路
1、本发明主要解决的技术问题是提供一种降低脉冲电荷影响的mos半导体器件，解决了上述背景技术中的问题。
2、为解决上述技术问题，根据本发明的一个方面，更具体的说是一种降低脉冲电荷影响的mos半导体器件，包括由若干个mos元胞构成的pmosfet结构，所述pmosfet结构包括漏极、源极以及每个mos元胞表面嵌设的栅极；
3、单个所述mos元胞包括有衬底层、扩散层、p阱层以及n阱层，所述p阱层与扩散层之间通过n阱层隔绝；
4、其中，单个所述mos元胞的沉底层与扩散层之间离子注入形成有三个掺杂n阱层一；
5、所述n阱层包括重掺杂p阱层一、轻掺杂p阱层一、重掺杂p阱层二以及轻掺杂p阱层二；
6、所述p阱层包括低掺杂n阱层一、重掺杂n阱层一、低掺杂n阱层二、重掺杂n阱层二以及轻掺杂p阱层二；
7、所述扩散层的内部靠近栅极位置处离子注入形成有重掺杂n阱层一，其重掺杂n阱层一与轻掺杂p阱层二欧姆接触。
8、更进一步的，所述重掺杂n阱层一、轻掺杂p阱层二以及重掺杂n阱层二的厚度一致，其中重掺杂n阱层二不与源极欧姆短接。
9、更进一步的，所述栅极与mos元胞的半导体表面之间沉积有氧化层。
10、更进一步的，所述栅极接入栅极负电压状态下，其栅极电场会吸引空穴移动，并集中在氧化层附近形成电荷沟道。
11、更进一步的，所述低掺杂n阱层一、重掺杂n阱层一的厚度一致，其中p阱层与源极之间仅通过低掺杂n阱层一、重掺杂n阱层一欧姆短接。
12、更进一步的，相邻所述mos元胞之间的n阱层中，其重掺杂p阱层二共为一体。
13、更进一步的，所述n阱层包括上下两层，其上层包括轻掺杂p阱层一，其下层包括重掺杂p阱层一、重掺杂p阱层二。
14、更进一步的，所述重掺杂p阱层二和所述重掺杂p阱层一为掺杂高浓度的硼离子；
15、所述轻掺杂p阱层一为掺杂低浓度的硼离子。
16、更进一步的，相邻所述掺杂n阱一之间的间距相同，其中相邻所述mos元胞中的掺杂n阱一之间的间距相同。
17、本发明一种降低脉冲电荷影响的mos半导体器件的有益效果为：
18、1、本发明通过在扩散层的内部离子注入形成重掺杂n阱层，这样在形成电荷沟道之后可以有效降低沟道起到桥梁作用时的电阻，并且该重掺杂n阱层与扩散层有着更大的接触面积和更小的流入电阻，这样可以极大的降低扩散层与p阱层的导通电阻。
19、2、本发明通过将多个掺杂n阱引入衬底层与扩散层之间，这样反向恢复电流下降阶段中由于存在有电荷的注入，可以让扩散层电荷的下降速度减慢，从而能够有效降低漏极与源极接通的瞬间出现脉冲电荷的现象。
1.一种降低脉冲电荷影响的mos半导体器件，其特征在于，包括由若干个mos元胞构成的pmosfet结构，所述pmosfet结构包括漏极(1)、源极(5)以及每个mos元胞表面嵌设的栅极(4)；
2.根据权利要求1所述的降低脉冲电荷影响的mos半导体器件，其特征在于：所述重掺杂n阱层一(11)、轻掺杂p阱层二(15)以及重掺杂n阱层二(14)的厚度一致，其中重掺杂n阱层二(14)不与源极(5)欧姆短接。
3.根据权利要求2所述的降低脉冲电荷影响的mos半导体器件，其特征在于：所述栅极(4)与mos元胞的半导体表面之间沉积有氧化层(17)。
4.根据权利要求3所述的降低脉冲电荷影响的mos半导体器件，其特征在于：所述栅极(4)接入栅极负电压状态下，其栅极电场会吸引空穴移动，并集中在氧化层(17)附近形成电荷沟道(16)。
5.根据权利要求1所述的降低脉冲电荷影响的mos半导体器件，其特征在于：所述低掺杂n阱层一(11)、重掺杂n阱层一(12)的厚度一致，其中p阱层与源极(5)之间仅通过低掺杂n阱层一(11)、重掺杂n阱层一(12)欧姆短接。
6.根据权利要求1所述的降低脉冲电荷影响的mos半导体器件，其特征在于：相邻所述mos元胞之间的n阱层中，其重掺杂p阱层二(10)共为一体。
7.根据权利要求1所述的降低脉冲电荷影响的mos半导体器件，其特征在于：所述n阱层包括上下两层，其上层包括轻掺杂p阱层一(9)，其下层包括重掺杂p阱层一(8)、重掺杂p阱层二(10)。
8.根据权利要求1所述的降低脉冲电荷影响的mos半导体器件，其特征在于：所述重掺杂p阱层二(10)和所述重掺杂p阱层一(8)为掺杂高浓度的硼离子；
9.根据权利要求1所述的降低脉冲电荷影响的mos半导体器件，其特征在于：相邻所述掺杂n阱一(6)之间的间距相同，其中相邻所述mos元胞中的掺杂n阱一(6)之间的间距相同。
