1.本公开涉及半导体领域，更具体的，涉及存储系统、三维存储器及其编程方法。
背景技术：2.三维存储结构包括多层存储单元，在同样的面积上比二维存储结构的存储量大出许多。因此市场上主流存储器已经纷纷采用三维存储结构。
3.三维与非型存储结构利用电荷捕获层保存电子，以实现存储信息。但是电子在电荷捕获层内可以横向迁移，使得存储单元的存储可靠性降低。
技术实现要素：4.本公开的实施方式提供了一种三维存储器的编程方法。该三维存储器包括第一存储串，每个存储串包括多个存储单元。该编程方法包括：响应于多个存储单元中的第一末尾存储单元待存储数据、且与第一末尾存储单元相邻的第一邻近存储单元空置，对第一末尾存储单元施加第一编程电压；以及对第一邻近存储单元施加第一编程电压。
5.在一些实施方式中，同步地对第一末尾存储单元和第一邻近存储单元施加第一编程电压。
6.在一些实施方式中，编程方法还包括：对第一末尾存储单元和第一邻近存储单元施加第一验证电压。
7.在一些实施方式中，三维存储器还包括与第一存储串并列以形成存储单元阵列的第二存储串，编程方法还包括：响应于第二存储串的多个存储单元中的第二末尾存储单元待存储数据、且第二存储串中与第二末尾存储单元相邻的第二邻近存储单元空置，对第二末尾存储单元施加第二编程电压；以及对第二邻近存储单元施加第二编程电压，其中，第二末尾存储单元与第一末尾存储单元在存储单元阵列中位于不同的行中。
8.在一些实施方式中，该编程方法还包括：对第二末尾存储单元以及第二邻近存储单元施加第二验证电压。
9.在一些实施方式中，按照沿存储单元阵列的列向顺序编程的方式对存储阵列单元的存储单元执行编程方法。
10.第二方面，本公开的实施方式提供了一种三维存储器，该三维存储器包括：第一存储串，第一存储串包括多个存储单元；以及外围电路，被配置为：响应于多个存储单元中的第一末尾存储单元待存储数据、且与第一末尾存储单元相邻的第一邻近存储单元空置，对第一末尾存储单元施加第一编程电压；以及对第一邻近存储单元施加第一编程电压。
11.在一些实施方式中，外围电路被配置为同步地对第一末尾存储单元和第一邻近存储单元施加第一编程电压。
12.在一些实施方式中，外围电路还被配置为：对第一邻近存储单元和第一末尾存储单元施加第一验证电压。
13.在一些实施方式中，三维存储器还包括与第一存储串并列以形成存储单元阵列的
第二存储串，外围电路还被配置为：响应于第二存储串的多个存储单元中的第二末尾存储单元待存储数据、且第二存储串中与第二末尾存储单元相邻的第二邻近存储单元空置，对第二末尾存储单元施加第二编程电压；以及对第二邻近存储单元施加第二编程电压，其中，第二末尾存储单元与第一末尾存储单元在存储单元阵列中位于不同的行中。
14.在一些实施方式中，外围电路还被配置为：对第二邻近存储单元和第二末尾存储单元施加第二验证电压。
15.在一些实施方式中，外围电路还被配置为：按照沿存储单元阵列的列向顺序编程的方式对存储阵列单元的存储单元连续执行编程。
16.在一些实施方式中，三维存储器还包括与第一存储串并列以形成存储单元阵列的第二存储串，三维存储器包括三维与非型存储结构；以及其中，第一存储串和第二存储串各自包括依次设置的沟道层、隧穿层、电荷捕获层和阻挡层，与存储单元阵列中的每行存储单元连接的字线设置于阻挡层外侧。
17.本公开第三方面提供一种存储系统，该存储系统包括：前述的三维存储器；以及控制器，与三维存储器电连接，并用于控制三维存储器。
18.本公开的实施方式提供了一种三维存储器的编程方法，该编程方法能够利用邻近存储单元来限制末尾存储单元，降低末尾存储单元中电子迁移的现象，从而提高存储的数据的可靠性，并且降低对所存储的数据的影响。此外，该编程方法不会增加额外的编程时间，编程效率较高。本公开实施方式提供的三维存储器可具有较高可靠性的存储数据能力。
附图说明
19.通过阅读参照以下附图所作的对非限制性实施方式所作的详细描述，本公开的其它特征、目的和优点将会变得更明显：
20.图1是根据本公开实施方式的存储单元阵列的示意性电路图；
21.图2是根据对比实施方式的存储串的存储状态示意图；
22.图3是根据对比实施方式的存储串经过一段时间后的存储状态示意图；
23.图4是根据本公开实施方式的三维存储器的编程方法流程框图；
24.图5是是根据本公开实施方式的存储串的存储状态示意图；
25.图6是根据本公开实施方式的存储单元阵列的一种存储状态示意图；
26.图7是根据本公开实施方式的存储串的另一种存储状态示意图；
27.图8是根据本公开实施方式的存储单元阵列的另一种存储状态示意图；
28.图9是根据本公开实施方式的三维存储器的结构示意图；以及
29.图10是根据本公开实施方式的存储系统的结构示意图。
具体实施方式
30.为了更好地理解本公开，将参考附图对本公开的各个方面做出更详细的说明。应理解，这些详细说明只是对本公开的示例性实施方式的描述，而非以任何方式限制本公开的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
31.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特
征区分开来，而不表示对特征的任何限制。因此，在不背离本公开的教导的情况下，下文中讨论的第一存储串也可被称作第二存储串。反之亦然。
32.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如，存储串的长度及直径并未按照实际生产中的比例。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
33.还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本公开的实施方式时，使用“可”表示“本公开的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
34.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本公开所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本公开中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
35.需要说明的是，在不冲突的情况下，本公开中的实施方式及实施方式中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本公开所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施方式来详细说明本公开。
36.图1是一种存储阵列的电路示意图。如图1所示，三维存储器1可包括多个存储串101～104和多个字线107～108。可以理解地，三维存储器1所包括的结构不限于此，且多个存储串101～104的并列布置方式也不仅仅如图1所示。
37.多个存储串101～104中可包括并列的第一存储串101、第二存储串102、第三存储串103和第四存储串104，如图1，字线107～108等的虚线线型表示该三维存储器1不仅仅包括这四个。第一存储串101包括多个存储单元120，其余存储串102～104可分别包括与第一存储串101相同数量的存储单元120。
38.该三维存储器1可以包括基于三维与非型存储单元堆积的存储单元阵列。每个存储单元120的源极和漏极串联于其所在的存储串101～104，存储单元120的栅极与对应的字线107/108电连接为一体。示例性地，至少这些存储串101～104并列以形成存储单元阵列。存储单元阵列中，沿存储单元120的串列方向(列向)位于同一位置的存储单元120可由同一根字线107/108控制。同一个存储串中的存储单元可视为存储单元阵列中的一列，同一根字线控制的存储单元可视为存储单元阵列中的一行。
39.示例性地，第一存储串101包括顶部选择单元110和底部选择单元109，其余存储串102～104同理。三维存储器1包括顶部选择线105和底部选择线106。三维存储器1中的多个顶部选择单元110的栅极可与顶部选择线105电连接，多个底部选择单元109的栅极可与底部选择线106电连接。
40.第一存储串101、第二存储串102、第三存储串103和第四存储串104的底端可连接至共源极，第一存储串101、第二存储串102、第三存储串103和第四存储串104各自的顶端分
别电连接于不同的位线。
41.顶部选择线105和底部选择线106可用于控制与二者电连接的多个存储串101～104打开或关闭，再通过共源极、位线及字线的配合，可对三维存储器1中各位置的存储单元120进行例如写入、读取、擦除等各种编程。
42.当向一个三维存储器1中存储的数据量小于该三维存储器1的容量时，三维存储器1中可存留有一些不存储数据的闲置存储单元。如图2所示，当以连续编程的方式向三维存储器1中存储数据时，第一存储串101中的存储单元可包括由下向上依次设置的第三存储单元123、第一存储单元121和第二存储单元122。为了存储数据，使用了第一存储单元121和第三存储单元123，未使用紧挨着第一存储单元121的第二存储单元122。在这种存储状态下，第一存储单元121存储数据又紧邻未存储数据的第二存储单元122，因此第一存储单元121是开放的存储单元，可作为第一末尾存储单元，第二存储单元122作为第一邻近存储单元，而第三存储单元123是封闭的存储单元，可作为第一封闭存储单元。
43.具体地，第一存储串101包括依次设置的沟道层141、隧穿层142、电荷捕获层143及阻挡层144。存储串对应各字线107/108/111的部分分别视为一个存储单元121～123，其中，各字线107/108/111与存储单元121～123的栅极视为一体，或者说将字线107/108/111用作栅极。电荷捕获层143位于各存储单元121～123的部分在电路中作为该存储单元121～123的浮栅。
44.示例性地，参考图2，三维与非型存储单元的工作原理是利用电荷捕获层143存储的电子，例如使施加正电压后的第一字线108在沟道层141处的电场强度变小。不存储数据的第二存储单元122中可以不包含电子或者有少量电子。施加于第一字线108的电压需要超过阈值，以使电场足够使沟道层141中产生用于导电的一段沟道，而施加于第二字线111的电压只需较低值就可以使沟道层141中产生一段沟道。
45.存储单元阵列中存储数据后，经历一段时间，电荷捕获层143中的电子可能发生横向迁移，具体地如图3所示，第一存储单元121的浮栅中的电子可能向第二存储单元122的浮栅迁移。第一存储单元121的浮栅中的电子数减少后，通过第一字线108施加更低的电压就可使沟道层141中产生用于导电的一段沟道。这造成了第一存储单元121的存储数据的可靠性下降。电子侧向迁移对多层单元型的三维存储器影响更大，因为三维存储器的外围电路正是利用了电压所处的级次来判断所读取的数据。详细而言，该类型的三维存储器将一个存储单元120体现更多级阈值中的一个以存储更多的数据，依据的原理是存储单元120的浮栅中可存储的电子数量足可细分为多个层级。多层单元型的三维存储器，例如三层单元(tlc)型、四层单元(qlc)型甚至八层单元型的三维存储器，更易因电子侧向迁移而造成数据可靠性下降。
46.图4是根据本公开实施方式三维存储器的编程方法流程框图。参考图4，本公开实施方式提供的三维存储器的编程方法1000包括下述步骤。
47.步骤s101，对第一末尾存储单元施加第一编程电压。具体地，可对连接第一末尾存储单元的字线施加第一编程电压，以使第一末尾存储单元中存储数据。若第一存储串的所有存储单元都用于存储数据，则可能不必采取后续步骤，而步骤s101可以是响应于所述多个存储单元中的第一末尾存储单元待存储数据、且与所述第一末尾存储单元相邻的第一邻近存储单元空置而进行的。
48.第一存储串的各存储单元之间并无功能上的明显差异，只是列向布置。继而示例性的，在步骤s101之前，可根据待存储的数据量，判断得出第一存储串中的第一末尾存储单元和与第一末尾存储单元相邻且不存储数据的第一邻近存储单元，即步骤s100。在另一些实施方式中，该步骤s100可以是编程方法1000中的一步。
49.步骤s102，对第一临近存储单元施加第一编程电压。具体地，可对连接第一邻近存储单元的字线施加第一编程电压。
50.示例性地，编程方法1000还包括步骤s103：对连接第一邻近存储单元的字线施加第一验证电压。示例性地，编程方法1000还包括对连接第一末尾存储单元的字线施加第一验证电压的步骤。
51.本公开实施方式提供的三维存储器的编程方法，能够使第一邻近存储单元具有与第一末尾存储单元的编程状态相同的编程状态，实质上是使第一邻近存储单元的浮栅中的电子数量与第一末尾存储单元的浮栅中的电子数量相当，即在相同的层级。第一邻近存储单元的浮栅在其周围形成电场，该电场在一定程度上排斥第一末尾存储单元的浮栅中的电子，有助于减弱第一末尾存储单元的电子侧向迁移的趋势，保护了第一末尾存储单元，提高了第一末尾存储单元的数据可靠性。
52.在示例性实施方式中，如图5所示，第一存储串101的每个椭圆代指一个存储单元，这些存储单元沿列向布置。待向第一存储串101存储数据且从下向上顺序编程，继而可判断第一存储单元121及其下方的存储单元都要存储数据，且第一存储单元121将作为第一末尾存储单元存储数据。在第一存储单元之上的第二存储单元122、第十三存储单元133等都是空置的存储单元。
53.在示例性实施方式中，如图6所示，每个椭圆代指一个存储单元，可将图6视为将图1所示的存储单元阵列拓扑为平面结构。这些存储单元形成的存储单元阵列，沿竖向为一列存储单元，沿横向为一行存储单元。在示例性实施方式中，三维存储器1中全部末尾存储单元位于同一高度位置。具体地，将要在包括四个存储串101～104的三维存储器1中采用连续编程的方式存储数据，例如从第四存储单元124开始存储数据。第四存储单元124下方可设置例如底部选择单元(未示出)等，或者第四存储单元124下方设置的是其他已存储数据的存储单元，因而第四存储单元124也是封闭存储单元。
54.根据该三维存储器1种类获得每个存储单元可存储的数据量，例如三层单元型可存储三比特的数据。然后根据待存储在该三维存储器1的数据量，例如一百二十比特，则可在实际编程前判断得出在第十层的存储单元是末尾存储单元，其中，第一存储串101的位于第十层的第一存储单元121即作为第一末尾存储单元。若存储其他数据量的数据，则其他存储单元可作为对应此数据的第一末尾存储单元。示例性地，如图6所示，上数六行存储单元空置，且不用于存储本次待存储的数据。三维存储器1中包括的该存储单元阵列在存储数据之后，可视为开放式的存储单元阵列。
55.存储数据时，可以自下数第一层的存储单元开始编程以存入数据。实际是通过在连接该层存储单元的字线上施加编程电压，并对暂不编程的存储串施加偏置电压，使得正在编程的例如第四存储单元124对应的沟道层141中的电子利用量子隧穿效应穿过隧穿层142进入电荷捕获层143(浮栅)。对第二层至第九层用于存储数据的存储单元顺序编程，每层中可按图6的由左至右的方向顺序编程。
56.示例性地，在用于存储数据的存储单元之间可设置至少一层虚拟存储单元125/128。虚拟存储单元125/128不用于存储数据，其下方一层的存储单元不视为开放的存储单元，而视为封闭的存储单元。
57.在将包括第三存储单元123的第九层的全部存储单元编程后，可对第一存储单元121和第二存储单元122进行编程。第一存储串101还包括位于更高位置的第六存储单元126和第十三存储单元133等，第六存储单元126和第十三存储单元133等位于更高位置的存储单元不用于存储该数据，可以是闲置的存储单元。
58.示例性地，可在对第一存储单元121编程的同时对第二存储单元122编程。第一存储单元121作为第一存储串101中的第一末尾存储单元，而第二存储单元122本不用编程。本公开实施方式将作为第一邻近存储单元的第二存储单元122编程，使其与第一存储单元121具有相同的编程状态，从而使第二存储单元122可以抑制第一存储单元121的电子侧向迁移现象，提升第一存储单元121的数据可靠性。
59.对第三存储串103、第四存储串104以及第二存储串102中的末尾存储单元和邻近存储单元的操作同理。示例性地，如图6所示，为了存储数据，三维存储器1的存储单元阵列中正好使用了十层存储单元。第二存储串102中，第七存储单元127和第九存储单元129都作为封闭的存储单元，与第一存储单元121位于同一层的第十一存储单元131即第二存储串102中的第二末尾存储单元，与第二存储单元122位于同一层的第十二存储单元132即第二存储串102中的第二邻近存储单元，包括第十存储单元130、第十四存储单元134在内的多个存储单元是闲置的。第十一存储单元131和第十二存储单元132具有相同的编程状态。
60.在示例性实施方式中，对连接第一末尾存储单元的字线和连接第一邻近存储单元的字线施加第一编程电压。示例性地，同时对连接第一末尾存储单元的字线和连接第一邻近存储单元的字线施加第一编程电压。如此设置，本公开实施方式提供的三维存储器的编程方法步骤较少，能够在向第一末尾存储单元存储数据时，同步将第一邻近存储单元设置为期望的状态。
61.在示例性实施方式中，此编程的步骤还包括：对连接第一邻近存储单元的字线施加第一验证电压，以及对连接第一末尾存储单元的字线施加第一验证电压。
62.在第一编程电压的作用下，第一存储单元121和第二存储单元122具有相同的编程状态。然后还可对连接第二存储单元122的字线施加第一验证电压以验证作为第一邻近存储单元的第二存储单元122确实具有了期望的存储状态。在前述实施方式中，对每个用于存储数据的存储单元121/123/124进行编程后，都可对其进行验证以保证数据存储正确。第二存储单元122与第一存储单元121在经过编程后具有同一层级的存储状态。例如在八层单元型的三维存储器中，第二存储单元122与第一存储单元121都可处于第七层级存储状态。第二存储单元122有助于保护第一存储单元121，抑制其降为第六层级存储状态。
63.对第十一存储单元131施加的第二编程电压的压值与对第一存储单元121施加的第一编程电压的压值可以不同。第十一存储单元131作为第二末尾存储单元，在对其施加对应的第二编程电压时，可同时对第十二存储单元132施加此第二编程电压。之后可对第十二存储单元132施加对应压值的第二验证电压以验证其具有期望的存储状态。第十二存储单元132与第十一存储单元131在经过编程后可具有相同层级的存储状态。
64.如图7所示，第一存储单元121与第二存储单元122具有相同层级的存储状态。具体
地，电荷捕获层143的位于第二存储单元122的部分所捕获的电子数量与其在第一存储单元121的部分所捕获的电子数量相当。第二存储单元122的浮栅中的电子对第一存储单元121的浮栅中的电子施加斥力，能够有效抑制第一存储单元121出现电子侧向迁移现象。第一存储单元121作为第一末尾存储单元，其可靠性提高。三维存储器1中的各个末尾存储单元都可受到各自的邻近存储单元的保护，从而使得三维存储器1的数据可靠性提高。
65.如图8所示，在许多情况下，三维存储器1中待存储的数据量会使得不同存储串101～104中的末尾存储单元并不位于同一层。根据待存储的数据量，可以获得第一存储串101和第三存储串103中的末尾存储单元位于第十一层，而第四存储串104的第二存储串102中的末尾存储单元位于第十层。
66.可以使用连续编程方式向三维存储器1中存储数据，例如从第一存储串101的第四存储单元124开始。在编程到第十层时，可先对第一存储单元121进行编程。由于第一存储单元121将成为封闭的存储单元，因此不需要对邻近其的第二存储单元122进行编程。在对第十一存储单元131编程时，由于第十一存储单元131是第二存储串102中的第二末尾存储单元，因此可对第十二存储单元132编程。具体地，可对连接第十一存储单元131的字线和对连接第十二存储单元132的字线施加相同的第一编程电压。在经过该步编程后，作为第二邻近存储单元的第十二存储单元132与作为第二末尾存储单元的第十一存储单元131可具有相同层级的存储状态。
67.本文中第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制。因此，在一些方面，可以将第二存储串102视为第一存储串，第十一存储单元131视为第一末尾存储单元，第十二存储单元132视为第一临近存储单元。
68.在对第十层的各个存储单元编程后，可对第十一层的存储单元编程。在编程到第十一层时，可先对第二存储单元122进行编程。由于第二存储单元122是第一存储串101中的第一末尾存储单元，因此还可对第六存储单元126编程。具体地，可对连接第二存储单元122的字线和对连接第六存储单元126的字线施加相同的第三编程电压。在经过该步编程后，作为第一邻近存储单元的第六存储单元126与作为第一末尾存储单元的第二存储单元122可具有相同层级的存储状态。示例性地，第二存储串102中的第十存储单元130可以闲置。本实施方式提供的用于三维存储器的编程方法，能够提高三维存储器中存储的数据的可靠性。
69.如图9所示，本公开在另一方面提供一种三维存储器20。三维存储器20包括多个三维存储器1以及外围电路。
70.三维存储器1包括多个字线和多个存储串。每个存储串包括多个存储单元。多个存储串的位于同一高度的存储单元连接至同一字线。
71.外围电路也可以是半导体结构，可例如包括图9所示的：页缓冲器/感测放大器21、列解码器/位线(bl)驱动器22、行解码器/字线(wl)驱动器23、电压发生器24、控制逻辑单元25、寄存器26、接口27和数据总线28。应当理解，三维存储器20还可以包括图9中未示出的附加外围电路。
72.页缓冲器/感测放大器21可以被配置为根据来自控制逻辑单元25的控制信号从/向三维存储器1读取/编程(写入)数据。
73.在一个示例中，页缓冲器/感测放大器21可存储将被编程到三维存储器1的一个页中的一页编程数据(写入数据)。
74.在另一个示例中，页缓冲器/感测放大器21可执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线的存储单元中。
75.在又一示例中，页缓冲器/感测放大器21还可在读取操作中从位线感测表示存储在存储单元中的数据位的低功率信号，并且将小电压摆幅放大到可识别逻辑电平。列解码器/位线驱动器22可以被配置为由控制逻辑单元25控制，并且通过施加由电压发生器24生成的位线电压而选择一个或多个存储串。
76.行解码器/字线驱动器23可被配置为由控制逻辑单元25控制，并且选择/取消选择三维存储器1，并且选择/取消选择存储块的字线。行解码器/字线驱动器23还可被配置为使用由电压发生器24生成的字线电压驱动字线。
77.在一些实施方式中，行解码器/字线驱动器23还可以选择/取消选择并驱动源极选择栅线(未示出)和漏极选择栅(未示出)。
78.电压发生器24可以被配置为由控制逻辑单元25控制，并且生成将被提供到存储单元阵列的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。
79.控制逻辑单元25可以耦合到外围电路中在上文描述的每个部分，并且被配置为控制各部分的操作，控制逻辑单元25可以执行下文的闪存存储器的操作方法。寄存器26可以耦合到控制逻辑单元25，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作代码(op代码)和命令地址。
80.示例性地，控制逻辑单元25被配置为：根据待多个存储串存储的数据量，确定位于多个存储串中的第一存储串中的第一末尾存储单元和与第一末尾存储单元相邻且不存储数据的第一邻近存储单元。控制逻辑单元25可确定出全部的末尾存储单元和邻近存储单元。
81.控制逻辑单元25被配置为：对第一末尾存储单元和第一邻近存储单元进行编程，且使第一邻近存储单元与第一末尾存储单元具有相同的编程状态。示例性地，控制逻辑单元25还被配置为：控制电压发生器24分别对连接第一末尾存储单元的字线和连接第一邻近存储单元的字线施加第一编程电压。
82.控制逻辑单元25还被配置为：控制电压发生器24对连接第一邻近存储单元的字线施加第一验证电压，并对连接第一末尾存储单元的字线施加第一验证电压。
83.在示例性实施方式中，控制逻辑单元25还被配置为：根据待多个存储串存储的数据量，确定位于多个存储串中的第二存储串中的第二末尾存储单元和与第二末尾存储单元相邻且不存储数据的第二邻近存储单元。根据数据量的实际情况，第二存储串的第二末尾存储单元与第一存储串的第一末尾存储单元可位于不同的高度。
84.控制逻辑单元25还被配置为：控制电压发生器24对第二末尾存储单元和第二邻近存储单元施加第二编程电压，使第二邻近存储单元与第二末尾存储单元具有相同的编程状态。
85.控制逻辑单元25还被配置为：控制电压发生器24对连接第二邻近存储单元的字线施加第二验证电压，并对连接第二末尾存储单元的字线施加第二验证电压。
86.示例性地，控制逻辑单元25被配置为：对多个存储串进行连续编程以存储数据。
87.接口27可以耦合到控制逻辑单元25，并且充当控制缓冲器，以缓冲从主机(未示
出)接收到的控制命令并将其转发给控制逻辑单元25，并且缓冲从控制逻辑单元25接收到的状态信息并将其转发给主机。接口27还可以经由数据总线28耦合到列解码器/位线驱动器22，并且充当数据输入/输出(i/o)接口和数据缓冲器，从而对往返于存储单元阵列的数据进行缓冲和转发。
88.示例性地，三维存储器1包括三维与非型存储结构。存储串包括依次设置的沟道层、隧穿层、电荷捕获层和阻挡层。字线设置于阻挡层外侧。
89.如图10所示，本公开还提供一种存储系统30，包括至少一个三维存储器20、控制器3和连接器4。连接器4用于将该存储系统30与外部设备耦合。
90.本公开提供的一种三维存储器20，即包括前述的存储单元阵列和外围电路。外围电路与存储单元阵列电连接，二者堆叠设置或并列设置，二者之间可以键合或者利用其他方式电连接。外围电路可例如包括：页缓冲器/感测放大器、列解码器/位线(bl)驱动器、行解码器/字线(wl)驱动器、电压发生器、控制逻辑单元、寄存器、接口和数据总线。
91.示例性地，控制器3和至少一个三维存储器20可以被集成到存储卡中。存储卡可以包括pc卡(pcmcia，个人计算机存储卡国际协会)、紧凑闪存(cf)卡、智能媒体(sm)卡、存储棒、多媒体卡(mmc、rs-mmc、mmcmicro、emmc)、sd卡(sd、minisd、microsd、sdhc)、通用闪存存储卡(ufs)等。示例性地，控制器3和至少一个三维存储器20可以被集成到固态驱动(ssd)中。
92.本公开提供的三维存储器或存储系统通过对外围电路的限定，实现了对三维存储器进行可靠的编程处理，提高了所存储数据的可靠性。该三维存储器或存储系统能够稳定、长久地提供较好的存储能力。
93.以上描述仅为本公开的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本公开中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本公开中的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
技术特征：1.一种三维存储器的编程方法，所述三维存储器包括第一存储串，所述第一存储串包括多个存储单元，其特征在于，所述编程方法包括：响应于所述多个存储单元中的第一末尾存储单元待存储数据、且与所述第一末尾存储单元相邻的第一邻近存储单元空置，对所述第一末尾存储单元和所述第一邻近存储单元施加第一编程电压。2.根据权利要求1所述的编程方法，其中，同步地对所述第一末尾存储单元和所述第一邻近存储单元施加所述第一编程电压。3.根据权利要求2所述的编程方法，还包括：对所述第一末尾存储单元和所述第一邻近存储单元施加第一验证电压。4.根据权利要求1-3中任一项所述的编程方法，其中，所述三维存储器还包括与所述第一存储串并列以形成存储单元阵列的第二存储串，所述编程方法还包括：响应于所述第二存储串的多个存储单元中的第二末尾存储单元待存储数据、且所述第二存储串中与所述第二末尾存储单元相邻的第二邻近存储单元空置，对所述第二末尾存储单元施加第二编程电压；以及对所述第二邻近存储单元施加所述第二编程电压，其中，所述第二末尾存储单元与所述第一末尾存储单元在所述存储单元阵列中位于不同的行中。5.根据权利要求4所述的编程方法，其中，所述编程方法还包括：对所述第二末尾存储单元以及所述第二邻近存储单元施加第二验证电压。6.根据权利要求5所述的编程方法，其中，按照沿所述存储单元阵列的列向顺序编程的方式对所述存储阵列单元的存储单元执行所述编程方法。7.三维存储器，其特征在于，包括：第一存储串，所述第一存储串包括多个存储单元；以及外围电路，被配置为：响应于所述多个存储单元中的第一末尾存储单元待存储数据、且与所述第一末尾存储单元相邻的第一邻近存储单元空置，对所述第一末尾存储单元施加第一编程电压；以及对所述第一邻近存储单元施加所述第一编程电压。8.根据权利要求7所述的三维存储器，其中，所述外围电路被配置为同步地对所述第一末尾存储单元和所述第一邻近存储单元施加所述第一编程电压。9.根据权利要求8所述的三维存储器，其中，所述外围电路还被配置为：对所述第一邻近存储单元和所述第一末尾存储单元施加第一验证电压。10.根据权利要求7-9中任一项所述的三维存储器，其中，所述三维存储器还包括与所述第一存储串并列以形成存储单元阵列的第二存储串，所述外围电路还被配置为：响应于所述第二存储串的多个存储单元中的第二末尾存储单元待存储数据、且所述第二存储串中与所述第二末尾存储单元相邻的第二邻近存储单元空置，对所述第二末尾存储单元施加第二编程电压；以及对所述第二邻近存储单元施加所述第二编程电压，其中，所述第二末尾存储单元与所述第一末尾存储单元在所述存储单元阵列中位于不同的行中。11.根据权利要求10所述的三维存储器，其中，所述外围电路还被配置为：对所述第二
邻近存储和所述第二末尾存储单元施加第二验证电压。12.根据权利要求11所述的三维存储器，其中，所述外围电路还被配置为：按照沿所述存储单元阵列的列向顺序编程的方式对所述存储阵列单元的存储单元执行编程。13.根据权利要求7所述的三维存储器，其中，所述三维存储器还包括与所述第一存储串并列以形成存储单元阵列的第二存储串，所述三维存储器包括三维与非型存储结构；以及其中，所述第一存储串和所述第二存储串各自包括依次设置的沟道层、隧穿层、电荷捕获层和阻挡层，与所述存储单元阵列中的每行存储单元连接的字线设置于所述阻挡层外侧。14.一种存储系统，其特征在于，包括：如权利要求7至13中任一项所述的三维存储器；以及控制器，与所述三维存储器电连接，并用于控制所述三维存储器。
技术总结本公开的实施方式涉及三维存储器及其编程方法。本公开的实施方式还涉及三维存储器系统。根据本公开实施方式的三维存储器的编程方法，该三维存储器包括第一存储串，第一存储串包括多个存储单元，该编程方法包括：响应于多个存储单元中的第一末尾存储单元待存储数据、且与第一末尾存储单元相邻的第一邻近存储单元空置，对第一末尾存储单元施加第一编程电压；以及对第一邻近存储单元施加第一编程电压。压。压。
技术研发人员：蒋颂敏 刘红涛 黄莹 闵园园 关蕾
受保护的技术使用者：长江存储科技有限责任公司
技术研发日：2022.03.28
技术公布日：2022/7/5
