1.本公开总体涉及具有复合电介质膜结构的半导体存储器件及其形成方法。
背景技术：2.在过去的几十年，半导体集成电路(ic)行业经历了指数增长。在ic发展过程中，功能密度(即每芯片面积的互连器件的数量)通常增加，而几何尺寸(即可以使用制造工艺创建的最小组件(或线))减小。
3.超级闪存技术使设计者能够通过使用分离栅极(split-gate)闪存单元来创建成本高效且高性能的可编程片上系统(soc)解决方案。第三代嵌入式超级闪存(esf3)的积极扩展使得能够设计具有高存储阵列密度的闪存。
技术实现要素：4.根据本公开的一个实施例，提供了一种半导体器件，包括：衬底，包括存储区域和外围区域；晶体管，包括位于所述外围区域中的金属栅极；复合电介质膜结构，位于所述晶体管的金属栅极之上，所述复合电介质膜结构包括第一电介质层以及所述第一电介质层之上的第二电介质层，并且所述第二电介质层的密度大于所述第一电介质层的密度；以及至少一个存储单元，位于所述存储区域中。
5.根据本公开的另一实施例，提供了一种半导体器件，包括：衬底，包括存储区域和外围区域；多个存储单元，位于所述存储区域中；多个晶体管，位于所述外围区域中；以及复合电介质膜结构，包括在所述外围区域中的所述多个晶体管之上延伸的至少两个电介质材料层，其中，所述复合电介质膜结构的外围边缘位于所述存储区域和所述外围区域之间的边界的300nm之内。
6.根据本公开的又一实施例，提供了一种制造半导体器件的方法，包括：在衬底的存储区域中形成存储单元；在所述衬底的外围区域中形成包括金属栅极的晶体管；在所述衬底的外围区域中的晶体管的金属栅极之上形成复合电介质膜结构，其中，所述复合电介质膜结构包括第一电介质层以及所述第一电介质层之上的第二电介质层，并且所述第二电介质层的密度大于所述第一电介质层的密度；以及执行湿法蚀刻以从所述半导体器件去除金属材料，其中，所述复合电介质膜结构保护所述外围区域中的晶体管的金属栅极不被蚀刻。
附图说明
7.在结合附图阅读时，可以从下面的具体实施方式中最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可被任意增大或减小。
8.图1是根据本公开的各种实施例的存储器件的垂直截面图。
9.图2是根据本公开的各种实施例的示例性中间结构的垂直截面图，用于形成包括衬底、第一电介质层和第二电介质层、以及经图案化掩模的存储器件。
10.图3是根据本公开的各种实施例的在从存储区域去除第二电介质层、第一电介质层、和衬底的一些部分的蚀刻工艺之后的示例性中间结构的垂直截面图。
11.图4是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了沉积在存储区域中的衬底的经凹陷表面之上的电介质材料层。
12.图5是根据本公开的各种实施例的在从外围区域去除第二电介质层的一部分并从存储区域去除电介质材料层的一部分的蚀刻工艺之后的示例性中间结构的垂直截面图。
13.图6是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了存储区域和外围区域中的隧道层(tunneling layer)之上的第二电介质层，以及外围区域的一部分、和存储区域中的第二电介质层之上的经图案化掩模。
14.图7是根据本公开的各种实施例的在去除外围区域中的第二电介质层的一部分的蚀刻工艺之后的示例性中间结构的垂直截面图。
15.图8是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了延伸穿过第一电介质层和第二电介质层并进入存储区域和外围区域中的衬底的多个隔离特征。
16.图9是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了第二电介质层和隔离特征的上表面之上的第三电介质材料层、第三电介质材料层的上表面之上的第四电介质材料层、以及第四电介质材料层的上表面之上的经图案化掩模。
17.图10是根据本公开的各种实施例的在从存储区域去除第四电介质层、第三电介质层和第二电介质层的一些部分并暴露存储区域中的隔离特征以及隧道层的上表面的蚀刻工艺之后的示例性中间结构的垂直截面图。
18.图11是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了存储区域中的隧道层和第一隔离特征之上、以及外围区域中的第四电介质层和第二隔离特征之上的连续浮置栅极层。
19.图12是根据本公开的各种实施例的在从第三电介质材料层的上表面之上去除浮置栅极层和第四电介质材料层的一些部分的平坦化工艺之后的示例性中间结构的垂直截面图。
20.图13是根据本公开的各种实施例的在使存储区域中的浮置栅极层和第一隔离特征凹陷的蚀刻工艺之后的示例性中间结构的垂直截面图。
21.图14是沿着相对于图2-图13所示的取向旋转90
°
的水平方向示出的图13的示例性中间结构的垂直截面图。
22.图15是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了存储区域和外围区域之上的阻挡层、控制栅极层、硬掩模和经图案化掩模。
23.图16是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了存储区域中的浮置栅极层之上的多个存储堆叠。
24.图17是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了形成在存储堆叠的侧表面之上的侧壁结构。
25.图18是根据本公开的各种实施例的在从存储区域去除浮置栅极层和隧道层的一些部分的蚀刻工艺之后的示例性中间结构的垂直截面图。
26.图19是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了形成在存储堆叠的侧表面之上的栅极间电介质层。
27.图20是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了通过掩蔽注入工艺而形成在相邻存储堆叠对之间的公共源极区域。
28.图21是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了从与公共源极区域相邻的存储堆叠的侧表面去除栅极间电介质层。
29.图22是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了公共源极区域之上以及存储堆叠的侧表面之上的公共源极电介质层。
30.图23是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了存储区域中的衬底之上的选择栅极电介质层、中间结构的存储区域和外围区域之上的导电材料层、以及导电材料层之上的bl涂层。
31.图24是根据本公开的各种实施例的在从中间结构去除bl涂层并从外围区域之上去除导电材料层、并且使中间结构的存储区域内的导电材料层凹陷的蚀刻工艺之后的示例性中间结构的垂直截面图。
32.图25是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了中间结构的存储区域和外围区域之上的硬掩模层。
33.图26是根据本公开的各种实施例的在从外围区域并从存储区域中的存储堆叠的上表面之上去除硬掩模层、并且去除硬掩模层和导电材料层在相邻存储堆叠对之间的一些部分的蚀刻工艺之后的示例性中间结构的垂直截面图。
34.图27是根据本公开的各种实施例的在从示例性结构的外围区域去除电介质材料层、以及电介质材料层的一部分的附加蚀刻工艺之后的示例性中间结构的垂直截面图。
35.图28是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了示例性中间结构之上的bl涂层。
36.图29是根据本公开的各种实施例的在从存储区域去除bl涂层、存储堆叠、以及硬掩模层的附加部分的蚀刻工艺之后的示例性中间结构的垂直截面图。
37.图30是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了示例性中间结构的暴露表面之上的衬里层。
38.图31是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了形成在衬里层之上的帽盖层以及帽盖层之上的barc层。
39.图32是根据本公开的各种实施例的在去除barc层并减小示例性中间结构之上的帽盖层的厚度的蚀刻工艺之后的示例性中间结构的垂直截面图。
40.图33是根据本公开的各种实施例的在从外围区域去除帽盖层、衬里层、电介质材料层和控制栅极层的蚀刻工艺之后的示例性中间结构的垂直截面图。
41.图34是根据本公开的各种实施例的在从示例性中间结构的外围区域去除阻挡层和第三电介质层的附加蚀刻工艺之后的示例性中间结构的垂直截面图。
42.图35是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了存储区域和外围区域之上的附加帽盖材料。
43.图36是根据本公开的各种实施例的在从外围区域去除帽盖层的蚀刻工艺之后的示例性中间结构的垂直截面图。
44.图37是根据本公开的各种实施例的在从外围区域去除第二电介质材料层的附加蚀刻工艺之后的示例性中间结构的垂直截面图。
45.图38是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了在外围区域的第一区域中执行的掩蔽离子注入工艺。
46.图39是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了在外围区域的第二区域中执行的掩蔽离子注入工艺。
47.图40是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了示例性结构之上的栅极电介质材料层、栅极电介质材料层之上的牺牲栅极材料层、以及牺牲栅极材料层之上的硬掩模层。
48.图41是根据本公开的各种实施例的在从帽盖层之上去除硬掩模层、牺牲栅极材料层的一部分的蚀刻工艺之后的示例性中间结构的垂直截面图。
49.图42是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了形成在外围区域中的栅极电介质材料层之上的多个栅极堆叠。
50.图43是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了栅极堆叠的侧表面之上的栅极堆叠侧密封层。
51.图44是根据本公开的各种实施例的在从存储区域去除栅极电介质材料层和帽盖层的蚀刻工艺之后的示例性中间结构的垂直截面图。
52.图45是根据本公开的各种实施例的示例性中间结构的垂直截面图，示意性地示出了用于形成将随后形成在外围区域中的逻辑晶体管的源极和漏极区域的离子注入工艺。
53.图46是根据本公开的各种实施例的在从外围区域去除栅极电介质材料层的一些部分、以及在存储区域中的选择栅极之上形成主侧壁间隔件并在外围区域中的栅极堆叠之上形成主侧壁间隔件的蚀刻工艺之后的示例性中间结构的垂直截面图。
54.图47是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了衬底的暴露表面上的金属硅化物区域。
55.图48是根据本公开的各种实施例的在从存储区域去除硬掩模和选择栅极硬掩模层的剩余部分并从外围区域中的栅极堆叠去除硬掩模层的剩余部分的平坦化工艺之后的示例性中间结构的垂直截面图。
56.图49是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了共形地形成在中间结构之上的接触蚀刻停止层(cesl)和形成在cesl之上的层间电介质(ild)层。
57.图50是根据本公开的各种实施例的在从存储区域中的控制栅极、选择栅极和擦除栅极的上表面之上并从外围区域中的牺牲栅极材料层的上表面之上去除ild层和cesl的平坦化工艺之后的示例性中间结构的垂直截面图。
58.图51是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了形成在外围区域中的金属栅极。
59.图52是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了外围区域之上以及存储区域中的存储单元的控制栅极之上的第一电介质材料层。
60.图53是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了外围区域中的第一电介质材料层之上的第二电介质材料层。
61.图54是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了存储区域中的选择栅极和擦除栅极的上表面之上的金属硅化物层。
62.图55是根据本公开的各种实施例的示例性中间结构的垂直截面图，示出了中间结
构之上的层间电介质(ild)层、ild层之上的金属特征、以及在金属特征与存储单元和逻辑晶体管之间延伸的导电过孔。
63.图56是示出根据本公开的各种实施例的制造存储器件的总体方法的流程图。
具体实施方式
64.以下公开内容提供了用于实现所提供主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可在各个示例中重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
65.此外，本文中可以使用空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
66.本公开涉及半导体器件，并且具体地涉及包括形成在公共衬底上的存储单元和逻辑晶体管的半导体存储器件。
67.图1示出了根据本公开的各种实施例的存储器件100的垂直截面图。在一些实施例中，存储器件100可以是esf3存储器件，或所谓的“第三代superflash”存储器件100。例如，esf3存储器件100可以包括对称分离栅极存储单元sgmc1、sgmc2的阵列。每个分离栅极存储单元sgmc1、sgmc2可以包括设置在它们之间的源极区域cs、漏极区域dr和沟道区域cr。在esf3架构中，分离栅极存储单元sgmc1、sgmc2中的每一个的源极区域cs可以是与其相邻的单元共享的公共源极区域cs。每个分离栅极存储单元(例如，sgmc1和sgmc2)可以具有其自己的漏极区域dr。本领域普通技术人员将理解，源极区域cs也可以被指定为漏极区域dr。因此，在其他实施例中，相邻的分离栅极存储单元也可以共享公共漏极区域dr。
68.在每个分离栅极单元sgmc1、sgmc2内，浮置栅极fg可以设置在分离栅极单元sgmc1、sgmc2的沟道区域cr之上。此外，控制栅极cg可以设置在浮置栅极fg之上。选择栅极sg可以设置在浮置栅极fg和控制栅极cg的一侧(例如，在esf3存储单元的单独源极/漏极区域cs、dr与浮置栅极fg和/或控制栅极cg的侧壁之间)。擦除栅极eg可以设置在分离栅极单元sgmc1和sgmc2之间的公共源极/漏极区域cs之上。至少一个分离栅极单元sgmc1、sgmc2可以被配置为在其浮置栅极fg上存储可变电荷电平，其中该电荷的电平与存储在分离栅极单元sgmc1、sgmc2中的数据状态相对应并且可以以非易失性方式存储，使得所存储的电荷/数据在断电时仍然存在。
69.典型的闪存单元使用浮置栅极fg来根据电荷的存在或不存在来存储位。如果浮置栅极fg未充电(即中性)，则该器件的操作类似于传统的mosfet，例如，控制栅极cg中的正电荷在半导体材料衬底210中产生沟道cr，该沟道cr将电流从源极cs运载到漏极区域dr。然而，在其中浮置栅极fg带负电的情况下，该电荷在某种程度上将沟道区域cr与控制栅极cg
屏蔽并防止在源极cs和漏极dr之间形成沟道。阈值v
th
电压是施加到控制栅极cg的电压，在该电压下晶体管变为导通。电荷的存在或不存在产生更正或更负的阈值电压v
th
。参考闪存术语，编程(将电子放入浮置栅极fg)意味着写入0，擦除(从浮置栅极fg去除电荷)意味着将闪存内容重置为1；或者换句话说：被编程的单元存储逻辑0，被擦除(也称为闪存)的分离栅极存储单元sgmc1、sgmc2存储逻辑1。
70.在各种实施例中，如图1所示的esf3存储器件100可以包括器件100的存储区域212内的分离栅极存储单元sgmc1、sgmc2的阵列。在一些实施例中，分离栅极存储单元sgmc1、sgmc2中的至少一些可以与沿着第一水平方向(hd1)相邻的存储单元共享公共漏极区域dr。也可称为字线wl的选择栅极sg可以沿着垂直于第一水平方向(hd1)的第二水平方向(hd2，见图2)而在阵列的分离栅极存储单元sgmc之间延伸。在实施例中，沿着第二水平方向(hd2)相邻的分离栅极存储单元sgmc可以通过隔离特征(例如，浅沟槽隔离(sti)特征)而彼此分开。
71.再次参考图1，根据各种实施例的存储器件100还可以包括外围区域214。外围区域214可以包括多个逻辑晶体管lt1、lt2。逻辑晶体管lt1、lt2中的每一个可以包括设置在逻辑晶体管lt1、lt2的沟道区域cr之上的金属栅极mg，以及位于金属栅极mg的任一侧的源极和漏极区域sd。外围区域214中的逻辑晶体管lt1、lt2可以形成存储器件100的逻辑器件，例如，存储选择器、功率门和输入/输出元件。
72.再次参考图1，复合电介质膜结构101可以在存储器件100的外围区域214内的逻辑晶体管lt1、lt2的每个金属栅极mg之上延伸。复合电介质膜结构101可以包括至少两个电介质材料层102、103。在一些实施例中，电介质材料层102、103中的每一个可具有至少约5nm的厚度，例如，在约5nm和约30nm之间(例如，在约5nm和约15nm之间)。复合电介质膜结构101的总厚度可以在约10nm和约60nm之间(例如，在约10nm和约45nm之间)，这可以在制造存储器件100期间为金属栅极mg提供足够的保护。
73.在各种实施例中，复合电介质膜结构101可以包括第一电介质材料层102。第一电介质材料层102可以位于逻辑晶体管lt1、lt2的金属栅极mg的上表面之上。在一些实施例中，第一电介质材料层102可以直接接触逻辑晶体管lt1、lt2的金属栅极mg的上表面。第一电介质材料层102可以由合适的电介质材料构成，例如，氧化物或氮化物材料(例如，氧化硅、氮化硅、氮氧化硅等)。在一些实施例中，第一电介质材料层102可以由使用正硅酸乙酯(teos)前体形成的氧化硅构成。在一些实施例中，第一电介质材料层102可以是抗蚀剂保护氧化物(rpo)材料。其他合适的电介质材料在本公开的预期范围内。在一些实施例中，第一电介质材料层102可具有良好的粘附特性，包括对逻辑晶体管lt1、lt2的金属栅极mg的(一种或多种)材料的良好粘附性。
74.复合电介质膜结构101可以包括第二电介质材料层103，其可以位于第一电介质材料层102之上。在一些实施例中，第二电介质材料层103可以直接接触第一电介质材料层102。第二电介质材料层103可以具有与第一电介质材料层102不同的成分和/或不同的物理特性。在各种实施例中，第二电介质材料层103的密度可以大于第一电介质材料层102的密度。例如，第二电介质材料层103的密度可以比第一电介质材料层102的密度大至少10％，例如，至少50％，包括至少100％。在一些实施例中，第二电介质材料层103可以具有比第一电介质材料层102的材料更低的蚀刻速率(即更高的抗蚀刻性)。
75.第二电介质材料层103可以由合适的电介质材料构成，例如，氧化物或氮化物材料(例如，氧化硅、氮化硅、氮氧化硅等)。在一些实施例中，第二电介质材料层103可以由缓冲氧化物材料、氮化硅材料、高温氧化物(hto)材料等构成。其他合适的电介质材料在本公开的预期范围内。在一些实施例中，复合电介质膜结构101可以包括一个或多个额外的电介质材料层，其中该一个或多个额外的层可以位于逻辑晶体管lt1、lt2的金属栅极mg的上表面和第一电介质材料层102之间、第一电介质材料层102和第二电介质材料层103之间、和/或在第二电介质材料层103之上。
76.再次参考图1，在一些实施例中，隔离特征if2(例如，浅沟槽隔离(sti)特征)可以位于存储器件100的存储区域212的存储单元sgmc1、sgmc2与外围区域214的逻辑晶体管lt1、lt2之间。隔离特征if2的外围边缘可以限定存储器件100的存储区域212和外围区域214之间的边界430。在各种实施例中，复合电介质膜结构101的外围边缘431可以在存储器件100的存储区域212与外围区域214之间的边界430的
±
300nm(例如
±
200nm，例如
±
100nm)之内。通过在存储区域212和外围区域214之间的边界430的
±
300nm之内提供外围边缘431，复合电介质膜结构101不会延伸到存储区域212中过远，在过远处它可能干扰用于形成存储单元sgmc1、sgmc2的后续处理步骤，同时还确保电介质膜结构101在外围区域214内充分延伸以保护逻辑晶体管lt的金属栅极mg。因此，在各种实施例中，复合电介质膜结构101可以不在存储区域212的存储单元sgmc1、sgmc2的上表面之上延伸。在一些实施例中，复合电介质膜结构101的下表面可以与存储区域212的存储单元sgmc1、sgmc2的上表面基本上共面。
77.在各个实施例中，层间电介质材料(ild)层412可以位于存储器件100的存储区域212中的存储单元sgmc1、sgmc2的上表面之上，以及外围区域214中的复合电介质膜结构101的上表面之上。多个导电过孔110可以延伸穿过层间电介质材料层412。在存储器件100的存储区域212中，导电过孔110可以与存储单元sgmc1、sgmc2的漏极区域dr电接触，并且可以将存储单元sgmc1、sgmc2电连接到存储器件100的(一个或多个)上覆金属特征112。在存储器件100的外围区域214中，导电过孔110可以延伸穿过复合电介质膜结构101并且可以与逻辑晶体管lt1、lt2的相应源极和漏极区域sd电接触。导电过孔110可以将逻辑晶体管lt1、lt2电连接到存储器件100的(一个或多个)上覆金属特征112。在各种实施例中，复合电介质膜结构101可以在存储器件100的外围区域214内的导电过孔110之间连续延伸。
78.在一些实施例中，半导体材料衬底210的用于分离栅极存储单元sgmc1、sgmc2位于器件100的存储区域212内的上表面可以相对于半导体材料衬底210的用于逻辑晶体管lt1、lt2位于器件100的外围区域214内的上表面被凹陷。
79.在各种实施例中，存储器件100的外围区域214中的复合电介质膜结构101可以为外围区域内的逻辑晶体管ltl、lt2提供增强的保护。具体地，复合电介质膜结构101可以保护逻辑晶体管lt1、lt2的金属栅极mg的完整性。在一些情况下，存储器件100的制造过程中的处理步骤可以从形成逻辑晶体管lt1、lt2的金属栅极mg结构的(一种或多种)金属材料(例如，铝)产生金属沉淀物。这些金属沉淀物的存在可在随后形成在金属栅极结构mg之上的电介质材料层中产生薄弱点，例如，侧壁坑洞。在随后的制造步骤期间，例如，存储单元的选择栅极sg和擦除栅极eg的硅化之后的湿法蚀刻步骤，(一个或多个)金属栅极mg的一些部分可能通过上覆电介质层中的薄弱点而被无意地蚀刻。这可能对存储器件100的性能产生
负面影响。在各种实施例中，通过在存储器件100的外围区域214中的逻辑晶体管lt1、lt2的金属栅极mg之上提供复合电介质膜结构101，金属栅极mg可被更好地保护而不被蚀刻损坏，这可以提高存储器件100的性能和良率。除了存储器件之外，例如图1所示的esf3存储器件100，如本文所示和描述的复合电介质膜结构101还可用于其他类型的集成电路(ic)器件，包括具有金属栅极结构的器件，金属栅极结构可以包括(一个或多个)栅极结构之上的复合电介质膜结构101，以便避免金属栅极蚀刻损坏和/或金属栅极剥落。
80.图2至图55是示出根据一些实施例的用于制造诸如图1所示的esf3存储器件之类的存储器件100的方法期间的中间结构的顺序垂直截面图。应当理解，可以在该方法之前、期间或之后实施额外的步骤，并且对于该方法的其他实施例，可以替换或消除所描述的一些步骤。
81.图2是根据本公开的各个方面的示例性中间结构的垂直截面图，该中间结构包括衬底210、第一电介质层220和第二电介质层230、以及经图案化掩模pr。参考图2，衬底210在沿着水平方向hd2的垂直截面中示出。因此，图2所示的截面图相对于图1的方向旋转了90
°
，图1是存储器件100沿着水平方向hd1的垂直截面图。在各种实施例中，衬底210可以是半导体材料衬底，例如，体硅衬底、锗衬底、复合衬底、或其他合适的衬底。在一些实施例中，衬底210可以包括上覆于体半导体的外延层、上覆于体硅的硅锗层、上覆于体硅锗的硅层、或绝缘体上半导体(soi)结构。衬底210可以包括存储区域212和外围区域214。外围区域214可定位成使得它围绕存储区域212。
82.再次参考图2，第一电介质层220可形成在衬底210之上。第一电介质层220可以包括例如电介质材料，例如，二氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、高k材料、其他非导电材料、或它们的组合。其他合适的电介质材料在本公开的预期范围内。
83.第二电介质材料层230可形成在第一电介质层220之上。电介质材料层230可以包括合适的电介质材料，例如，二氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、高k材料、其他非导电材料、或它们的组合。在一个非限制性实施例中，第一电介质材料层220可以包括氧化硅，并且第二电介质材料层230可以包括氮化硅。在各种实施例中，第二电介质材料层230的厚度可以大于第一层220的厚度。
84.第一电介质材料层220和第二电介质材料层230可以使用任何合适的沉积工艺来沉积。在此，“合适的沉积工艺”可以包括化学气相沉积(cvd)工艺、物理气相沉积(pvd)工艺、原子层沉积(ald)工艺、高密度等离子体cvd(hdpcvd)工艺、低压cvd工艺、金属有机cvd(mocvd)工艺、等离子体增强cvd(pecvd)工艺、溅射工艺、激光烧蚀等。
85.再次参考图2，可以在中间结构的外围区域214中的第二电介质层230之上形成经图案化掩模，例如，光致抗蚀剂掩模pr。经图案化掩模可如下形成：在第二电介质层230之上沉积光致抗蚀剂材料层，并对光致抗蚀剂材料进行光刻图案化，以在中间结构的外围区域214中形成覆盖第二电介质层230的经图案化掩模pr。第二电介质层230可以通过中间结构的存储区域212中的经图案化掩模pr而被暴露。
86.图3是在从中间结构的存储区域212去除第二电介质层230、第一电介质层220、和衬底210的一些部分的蚀刻工艺之后的示例性中间结构的垂直截面图。参考图3，在该蚀刻工艺之后，存储区域212中的衬底210的上表面可以相对于外围区域214中的衬底210的上表面凹陷。在该蚀刻工艺之后，可以使用合适的工艺来去除经图案化掩模，例如，通过灰化或
用溶剂溶解。
87.图4是示例性中间结构的垂直截面图，示出了沉积在存储区域212中的衬底210的经凹陷表面之上的电介质材料层220a。在实施例中，沉积在衬底210的经凹陷表面之上的电介质材料层220a可以是与第一电介质层220的材料相同的电介质材料(例如，氧化硅)。电介质材料层220a的垂直高度可以大于衬底210在存储区域212中凹陷的距离。因此，电介质材料层220a的侧表面可以与电介质层220的暴露侧表面接触，使得层220和220a可以是连续的。电介质材料层220a可以使用如上所述的合适的沉积方法来沉积。
88.图5是在从外围区域214去除第二电介质层230的一部分并从存储区域212去除电介质材料层220a的一部分的蚀刻工艺之后的示例性中间结构的垂直截面图。参考图5，在各种实施例中，可以使用如下蚀刻工艺来蚀刻示例性中间结构，该蚀刻工艺对电介质材料层220a的材料具有比对第二电介质材料层230的材料更高的蚀刻速率。因此，如图5所示，从存储区域212去除的电介质材料层220a的厚度可以大于从外围区域214去除的第二电介质材料层230的厚度。在一些实施例中，在该蚀刻工艺之后，存储区域212中的剩余的电介质材料层220a的厚度可以与外围区域214中的第一电介质材料层220的厚度大致相同。如图5所示，存储区域212中的电介质材料层220a可以与外围区域214中的第一电介质材料层220是连续的，并且层220a和220也可以统称为隧道层220。
89.图6是示例性中间结构的垂直截面图，示出了存储区域212和外围区域214中的隧道层220之上的第二电介质层230，以及存储区域212、和外围区域214的一部分中的第二电介质层230之上的经图案化掩模pr。参考图6，附加电介质材料可以沉积在外围区域214中的第二电介质层230之上以及存储区域中的隧道层220之上。附加电介质材料可以是与第二电介质层230的材料相同的材料。因此，附加电介质材料可以增加外围区域214中的第二电介质层230的厚度，并且可以将第二电介质层230延伸到存储区域212中。在各种实施例中，附加电介质材料可以包括氮化硅，并且可以使用如上所述的合适的沉积方法来沉积。
90.再次参考图6，可以在存储区域212、和外围区域214的一部分中的第二电介质层230之上形成经图案化掩模，例如，光致抗蚀剂掩模pr。经图案化掩模可以如下形成：在第二电介质层230之上沉积光致抗蚀剂材料层，并对光致抗蚀剂材料进行光刻图案化以形成经图案化掩模pr，该经图案化掩模pr覆盖存储区域212、和外围区域214的一部分中的第二电介质层230。第二电介质层230可通过经图案化掩模pr而在外围区域的剩余部分中暴露。
91.图7是在去除中间结构的外围区域214中的第二电介质层230的一部分的蚀刻工艺之后的示例性中间结构的垂直截面图。参考图7，在该蚀刻工艺之后，外围区域214中的第二电介质层230的厚度可以减小。在一些实施例中，在该蚀刻工艺之后，外围区域214中的第二电介质层230的厚度可以小于存储区域212中的第二电介质层230的厚度。在该蚀刻工艺之后，可以使用合适的工艺来去除经图案化掩模，例如，通过灰化或用溶剂溶解。
92.图8是示例性中间结构的垂直截面图，示出了延伸穿过示例性结构的第一电介质层220和第二电介质层230并进入存储区域212和外围区域214中的衬底210的多个隔离特征if1、if2。参考图8，隔离特征if1、if2可如下形成：在第二电介质层230的上表面之上施加并图案化光致抗蚀剂层(图8未示出)，并执行各向异性蚀刻工艺以去除第二电介质层230、第一电介质层220和衬底210的一些部分，并形成穿过第一和第二电介质层220、230并进入衬底210的上部的多个沟槽。随后可以去除光致抗蚀剂层，例如，通过灰化或用溶剂溶解。可以
在沟槽中沉积电介质材料，并且可以执行平坦化工艺，例如，化学机械平坦化(cmp)工艺，以从第二电介质层230的上表面之上去除电介质材料的多余部分，并提供具有如图8所示的平坦上表面的中间结构。在平坦化工艺之后，电介质材料的填充沟槽的剩余部分可以形成隔离特征if1和if2，它们可以是浅沟槽隔离(sti)结构。隔离特征if1、if2中的每一个可以嵌入在第二电介质层230、第一电介质层/隧道层220和衬底210内。在各种实施例中，隔离特征if1、if2的电介质材料可以包括氧化物材料和/或其他合适的电介质材料。
93.第一多个隔离特征if1可以位于存储区域212和外围区域214中。第一多个隔离特征if1中的每一个可以在垂直于第二水平方向hd2的第一水平方向hd1上延伸。因此，第一多个隔离特征if1可以将存储区域212和外围区域214分别分割成沿着第一水平方向hd1延伸的多个有源区域232和234。在一些实施例中，存储区域212内的隔离特征if1的底表面的深度可以低于外围区域214内的隔离特征if1的底表面的深度。
94.再次参考图8，第二隔离特征if2可以位于示例性结构的存储区域212和外围区域214之间。如上参考图1所述，第二隔离特征if2的与存储区域212相邻的外围边缘可以限定存储区域212和外围区域214之间的边界430。第二隔离特征if2可以在垂直于第二水平方向hd2的第一水平方向hd1上延伸。在一些实施例中，第二隔离特征if2可以围绕整个存储区域212连续延伸。如图8所示，衬底210的上表面可以与外围区域214中的第二隔离特征if2的第一侧接触，并且衬底210的上表面可以与存储区域212中的第二隔离特征if2的第二侧接触，其中存储区域212中的衬底210的上表面可以相对于外围区域214中的衬底210的上表面垂直凹陷。第二隔离特征if2的横向厚度(即沿着hd2)可以大于第一多个隔离特征if1的横向厚度。
95.图9是示例性中间结构的垂直截面图，示出了第二电介质层230的上表面和隔离特征if1、if2之上的第三电介质材料层240、第三电介质材料层240的上表面之上的第四电介质材料层241、以及第四电介质材料层241的上表面之上的经图案化掩模pr。参考图9，第三电介质材料层240可以由与第二电介质材料层230相同的电介质材料构成。在各种实施例中，第三电介质材料层230可以由氮化硅构成。第四电介质材料层241可以形成在第三电介质材料层240的上表面之上。第四电介质材料层241可以由与第三电介质材料层240的材料不同的电介质材料构成。在一些实施例中，第四电介质材料层241可以由氧化物材料(例如，氧化硅)构成，例如，抗蚀剂保护氧化物(rpo)材料。第三电介质材料层240和第四电介质材料层241可以使用如上所述的合适的沉积方法来沉积。
96.再次参考图9，可以在中间结构的外围区域214中的第四电介质层241之上形成经图案化掩模，例如，光致抗蚀剂掩模pr。经图案化掩模可如下形成：在第四电介质层241之上沉积光致抗蚀剂材料层，并对光致抗蚀剂材料进行光刻图案化以形成覆盖中间结构的外围区域214中的第四电介质层241的经图案化掩模pr。如图9所示，掩模pr的边缘可以位于第二隔离特征if2的上表面之上。
97.图10是在从示例性结构的存储区域212去除第四电介质层241、第三电介质层240和第二电介质层230的一些部分、并暴露存储区域212中的隔离特征if1、if2以及隧道层220的上表面的蚀刻工艺之后的示例性中间结构的垂直截面图。参考图10，可以通过经图案化掩模pr来蚀刻示例性结构以去除第四电介质层241、第三电介质层240和第二电介质层230的通过掩模暴露的部分。蚀刻工艺可以在隧道层220处停止。蚀刻工艺可以是选择性蚀刻工
艺，其相对于隔离特征if1、if2和隧道层220的材料而优先蚀刻第四电介质层241、第三电介质层240和第二电介质层230的材料。在一个非限制性示例中，蚀刻工艺可以包括去除第四电介质层241(可以是氧化物材料)的第一蚀刻步骤，然后是相对于隧道层220和隔离特征if1、if2(可以由氧化物材料构成)的材料而优先蚀刻第二和第三电介质材料层230、240的材料(可以是氮化物材料)的第二蚀刻步骤。在蚀刻工艺之后，第一隔离特征if1可以突出高于隧道层220的上表面，如图10所示。此外，蚀刻工艺还可以从第二隔离特征if2之上去除层240和241的通过经图案化掩模pr暴露的部分。因此，在蚀刻工艺之后，第二隔离特征if2的上表面和横向侧表面的一些部分可以暴露，如图10所示。在蚀刻工艺之后，可以使用合适的工艺来去除经图案化掩模pr，例如通过灰化或用溶剂溶解。
98.图11是示例性中间结构的垂直截面图，示出了存储区域212中的隧道层220和第一隔离特征if1之上、以及外围区域214中的第四电介质层241和第二隔离特征if2之上的连续浮置栅极层243l。参考图11，在一些实施例中，连续浮置栅极层243l可以由半导体材料构成，例如，多晶硅。在其他实施例中，连续浮置栅极层243l可以包括金属、金属合金、单晶硅或它们的组合。用于连续浮置栅极层243l的其他合适材料在本公开的预期范围内。连续浮置栅极层243l可以使用如上所述的合适的沉积方法来沉积。
99.图12是在从第三电介质材料层240的上表面之上去除浮置栅极层243l和第四电介质材料层241的一些部分的平坦化工艺之后的示例性中间结构的垂直截面图。参考图12，示例性结构可以经受平坦化工艺，例如，化学机械平坦化(cmp)工艺。平坦化工艺可以去除浮置栅极层243l的一些部分。平坦化工艺还可以去除第四电介质材料层241的剩余部分而暴露外围区域214中的第三电介质材料层240的上表面。在平坦化工艺之后，示例性中间结构可以包括平坦顶表面，其由示例性结构的存储区域212中的连续浮置栅极层243l的上表面和外围区域214中的第三电介质材料层240的上表面形成。
100.图13是在使存储区域212中的浮置栅极层243和第一隔离特征if1凹陷的蚀刻工艺之后的示例性中间结构的垂直截面图。参考图13，示例性结构可以经历蚀刻工艺，该蚀刻工艺从隔离特征if1、if2的上表面之上去除浮置栅极层243，并且使存储区域212内的浮置栅极层243的高度凹陷。蚀刻工艺还可以去除隔离特征if1和if2的一些部分。在实施例中，第一隔离特征if1可以以比浮置栅极层243更高的蚀刻速率进行蚀刻，使得在蚀刻工艺之后，在存储区域212中浮置栅极层243的上表面可以高于第一隔离特征if1的上表面。蚀刻工艺还可以去除第二隔离特征if2的一部分，使得与存储区域212相邻的第二隔离特征if2的上表面可以与第一隔离特征if1的上表面基本共面，并且可以低于浮置栅极层243的上表面。
101.再次参考图13，在蚀刻工艺之后，在存储区域212中，浮置栅极层243可以包括多个分立浮置栅极层243，其第一隔离特征if1分开。分立浮置栅极层243中的每一个可以位于存储区域212的有源区域232内，并且可以沿着第一水平方向hd1连续延伸(即进出图13中的页面)。在每个有源区域232中，隧道层220可以位于浮置栅极层243和衬底210的上表面之间。
102.图14是沿着水平方向hd1示出的图13的示例性中间结构的垂直截面图。因此，图14所示的中间结构的截面图相对于图2-图13所示的取向旋转了90
°
。参考图14，示出了存储区域212的有源区域232，包括衬底210的上表面之上的隧道层220、以及隧道层220之上的浮置栅极层243。图14还示出了中间结构的外围区域214的有源区域234。有源区域232和234可以由第二隔离特征if2分开。在一些实施例中，外围区域的有源区域234可以包括一个或多个
第一隔离特征if1。该一个或多个第一隔离特征if1可以位于有源区域234的可随后在其上形成逻辑晶体管的一些部分之间。
103.图15是示例性中间结构的垂直截面图，示出了形成在示例性结构的存储区域212和外围区域214之上的阻挡层245、控制栅极层247、硬掩模hm和经图案化掩模pr。参考图15，阻挡层245可被共形地沉积在外围区域214中的第三电介质层240之上以及存储区域212中的浮置栅极层243之上。阻挡层245还可以沉积在第二隔离特征if2的侧表面和上表面之上。
104.在一些实施例中，阻挡层245和隧道层220可以由相同的材料形成。在其他实施例中，阻挡层245和隧道层220可以由不同的材料形成。也就是说，阻挡层245可以包括例如电介质材料，例如，二氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、高k材料、其他非导电材料、或它们的组合。在一些实施例中，阻挡层245可以由可包括不同电介质材料的多层结构构成。其他合适的电介质材料在本公开的预期范围内。
105.再次参考图15，控制栅极层247可被共形地沉积在阻挡层245之上。在一些实施例中，控制栅极层247可由诸如多晶硅之类的半导体材料构成。在其他实施例中，控制栅极层247可包括金属、金属合金、单晶硅或它们的组合。用于控制栅极层247的其他合适的材料在本公开的预期范围内。
106.再次参考图15，硬掩模hm可被共形地沉积在控制栅极层247之上。在各种实施例中，硬掩模hm可包括具有不同电介质材料层的多层结构。在一个非限制性示例中，硬掩模hm可包括氮化物-氧化物-氮化物(“non”)结构，并且可以包括沉积在控制栅极层247之上的氮化物材料(例如，氮化硅)层249、沉积在氮化物层249之上氧化物材料(例如，氧化硅)层250、以及沉积在氧化物层250之上另一氮化物材料(例如，氮化硅)层251。
107.再次参考图15，可以在中间结构的存储区域212和外围区域214中的硬掩模hm之上形成经图案化掩模，例如，光致抗蚀剂掩模pr。经图案化掩模pr可如下形成：在第四电介质层241之上沉积光致抗蚀剂材料层，并对光致抗蚀剂材料进行光刻图案化以形成经图案化掩模pr。在实施例中，经图案化掩模pr可以覆盖中间结构的整个外围区域214。经图案化掩模pr可以覆盖存储区域212的可以与可随后形成的存储单元的位置相对应的一些部分。
108.图16是示例性中间结构的垂直截面图，示出了中间结构的存储区域212中的浮置栅极层243之上的多个存储堆叠ms1、ms2、ms3、ms4。参考图16，可以执行各向异性蚀刻工艺以去除硬掩模hm、控制栅极层247和阻挡层245的通过经图案化掩模pr暴露的一些部分。蚀刻工艺可以在浮置栅极层243处停止。在蚀刻工艺之后，多个存储堆叠ms1-ms4可以位于存储区域212中的浮置栅极层243之上。每个存储堆叠ms1-ms4可以包括浮置栅极层243之上的阻挡层245、阻挡层245之上的控制栅极cg、以及控制栅极cg之上的硬掩模hm。在蚀刻工艺之后，可以使用合适的工艺来去除经图案化掩模pr，例如，通过灰化或用溶剂溶解。
109.图17是示例性中间结构的垂直截面图，示出了形成在存储堆叠ms1-ms4的侧表面之上的侧壁结构270。参考图17，侧壁结构270可以包括每个存储堆叠ms1-ms4中的硬掩模hm、控制栅极cg和阻挡层245的暴露侧表面之上的一种或多种电介质材料。在一些实施例中，侧壁结构270可以包括具有不同电介质材料层的多层结构。在一个非限制性示例中，侧壁结构270可以包括氧化物-氮化物-氧化物(“ono”)结构，该结构包括第一氧化物层、第一氧化物层之上的氮化物层、以及氮化物层之上的第二氧化物层。在实施例中，侧壁结构270可以通过在中间结构之上共形地沉积(一个或多个)电介质材料层(例如，ono层)来形成，包
括在存储区域212中的存储堆叠ms1-ms4的上表面和侧表面之上和浮置栅极层243的上表面之上、以及外围区域214中的层240、245、247、249、250和251的暴露侧表面之上和硬掩模hm的上表面之上。在一些实施例中，可以使用各向异性蚀刻工艺(例如，反应离子蚀刻工艺)来去除(一个或多个)电介质材料层的水平延伸部分，同时在垂直延伸表面之上留下侧壁结构270。在一些实施例中，侧壁结构270可以包括ono层，并且各向异性蚀刻工艺可以从水平延伸表面之上去除ono层的第二氧化物层和氮化物层，并且可以在中间结构的水平延伸表面之上留下ono层的第一氧化物层270a。
110.图18是在从中间结构的存储区域212去除浮置栅极层243和隧道层220的一些部分的蚀刻工艺之后的示例性中间结构的垂直截面图。参考图18，可以使用各向异性蚀刻工艺来去除各个存储堆叠ms1-ms4之间的浮置栅极层243和隧道层220。蚀刻工艺还可以从中间结构的水平延伸表面之上去除第一氧化物层270a。浮置栅极层243和隧道层220的位于存储堆叠ms1-ms4下方的部分在自对准蚀刻工艺中可被存储堆叠ms1-ms4保护而免于蚀刻。在蚀刻工艺之后，存储区域212中的每个存储堆叠ms1-ms4可以包括衬底210之上的隧道层220、隧道层220之上的浮置栅极fg、浮置栅极fg之上的阻挡层245、阻挡层245之上的控制栅极cg、以及控制栅极cg之上的硬掩模hm。侧壁结构270可以在硬掩模hm、控制栅cg和阻挡层245的侧表面之上延伸，并且可以与浮置栅极fg的上表面接触。
111.图19是示例性中间结构的垂直截面图，示出了形成在存储堆叠ms1-ms4的侧表面之上的栅极间电介质层280。参考图19，栅极间电介质层280可以包括侧壁结构270之上、以及每个存储堆叠ms1-ms4中的浮置栅极fg和隧道层220的暴露侧表面之上的一种或多种电介质材料。在一些实施例中，栅极间电介质层280可以由氧化物材料构成，例如，高温氧化物(hto)。其他合适的电介质材料在本公开的预期范围内，包括氧化物、氮化物、多层结构(例如，ono结构)及其组合。
112.在各种实施例中，栅极间电介质层280可以以与以上关于侧壁结构270描述的类似的方式形成。具体地，连续的栅极间电介质层280可被共形地沉积在中间结构之上，并且可以使用各向异性蚀刻工艺来去除栅极间电介质层280的水平延伸部分。在蚀刻工艺之后，栅极间电介质层280可以保留在垂直延伸表面(包括存储堆叠ms1-ms4的侧表面)之上。
113.图20是示例性中间结构的垂直截面图，示出了通过掩蔽注入工艺而形成在相邻存储堆叠对之间的公共源极区域cr。参考图20，可以在中间结构的存储区域212和外围区域214之上形成经图案化掩模，例如，光致抗蚀剂掩模pr。经图案化掩模可如下形成：在中间结构之上沉积光致抗蚀剂材料层，并对光致抗蚀剂材料进行光刻图案化以形成经图案化掩模pr。经图案化掩模可以包括开口，这些开口暴露衬底210的在存储区域212内的相邻存储堆叠ms1-ms4对之间的一些部分。可通过经图案化掩模pr来执行离子注入工艺，以在相邻存储堆叠ms1-ms4对之间的衬底210中形成公共源极区域cr。
114.图21是示例性中间结构的垂直截面图，示出了从与公共源极区域cr相邻的存储堆叠ms1-ms4的侧表面去除栅极间电介质层280。参考图21，可以使用蚀刻工艺来沿着存储堆叠ms1-ms4的侧表面去除与公共源极区域cr相邻的栅极间电介质层280。不与公共源极区域cr相邻的栅极间电介质层280可以保留在存储堆叠ms1-ms4的侧表面上。
115.图22是示例性中间结构的垂直截面图，示出了公共源极区域cr之上和存储堆叠ms1-ms4的侧表面之上的公共源极电介质层280。参考图22，公共源极电介质层280可以由合
适的电介质材料构成，例如，氧化物材料(例如，氧化硅)。公共源极电介质层280可以使用例如表面氧化、cvd、其他合适的沉积技术等而形成在公共源极区域cs之上。在一些实施例中，公共源极电介质层280的形成可以包括沉积电介质材料层，并蚀刻电介质层的不位于存储堆叠ms1、ms2或ms3、ms4之间的部分，使得电介质层的剩余部分形成位于公共源极区域cs之上和存储堆叠ms1-ms4的侧表面之上的公共源极电介质层280。
116.图23是示例性中间结构的垂直截面图，示出了存储区域212中的衬底210之上的选择栅极电介质层282、中间结构的存储区域212和外围区域214之上的导电材料层283、以及导电材料层283之上的底层(bl)涂层285。bl涂层285可以由合适的材料构成，例如，有机光致抗蚀剂，其可以在示例性中间结构之上提供基本上平坦的上表面。参考图23，可以在共享公共源极区域cr的每对存储堆叠ms1-ms4之间的衬底210的表面之上形成选择栅极电介质层282。选择栅极电介质层282可以由合适的电介质材料构成，例如，氧化物材料(例如，氧化硅)。选择栅极电介质层282可以使用例如表面氧化、cvd、其他合适的沉积技术等而形成在存储堆叠ms1-ms4对之间。在一些实施例中，选择栅极电介质层282的形成可以包括沉积电介质材料层，并蚀刻电介质层的不位于共享公共源极区域cr的存储堆叠ms1-ms4对之间的部分，使得电介质层的剩余部分形成位于共享公共源极区域cr的存储堆叠ms1-ms4对之间的选择栅极电介质层282。
117.再次参考图23，可以在中间结构的存储区域212和外围区域214之上形成导电材料层283。导电材料层283可以由合适的导电材料构成，例如，掺杂多晶硅材料。在其他实施例中，导电材料层283可以包括金属、金属合金、掺杂非晶硅、或其组合。用于导电材料层283的其他合适的材料在本公开的预期范围内。导电材料层283可以使用如上所述的合适的沉积工艺来沉积。在各种实施例中，bl涂层285可沉积在导电材料层283的上表面之上。
118.图24是在从中间结构去除bl涂层285并从外围区域214之上去除导电材料层283、并且使中间结构的存储区域212内的导电材料层283凹陷的蚀刻工艺之后的示例性中间结构的垂直截面图。参考图24，示例性结构可以经历去除整个bl涂层285的蚀刻工艺。蚀刻工艺还可以从外围区域214去除导电材料层283，并且可以从存储区域212去除导电材料层283的一些部分，使得存储堆叠ms1-ms4突出高于导电材料层283的上表面。在各种实施例中，导电材料层283的高度可被凹陷为使得导电材料层283的上表面大致与存储堆叠ms1-ms4内的控制栅极cg的上表面共面。导电材料层283可以形成在示例性结构的存储区域212中形成的存储单元的选择栅极sg和擦除栅极eg。
119.图25是示例性中间结构的垂直截面图，示出了中间结构的存储区域212和外围区域214之上的硬掩模层287。参考图25，硬掩模层287可以由电介质材料构成，例如，氮化物材料(例如，氮化硅)。其他合适的电介质材料在本公开的预期范围内。硬掩模层287可以保护并有助于限定随后将在存储区域212中形成的存储单元的选择栅极sg和擦除栅极eg。硬掩模层287可以使用如上所述的合适的沉积方法来共形地沉积。
120.图26是在从外围区域214并从存储区域212中的存储堆叠ms1-ms4的上表面之上去除硬掩模层287、并且去除硬掩模层287和导电材料层283在相邻存储堆叠ms1-ms4对之间的一些部分的蚀刻工艺之后的示例性中间结构的垂直截面图。参考图26，示例性结构可以经历蚀刻工艺，该蚀刻工艺可以从示例性结构的外围区域214去除硬掩模层287，并且还可以从示例性结构的存储区域212去除硬掩模层287和导电材料层283的一些部分。在外围区域
214中，蚀刻工艺可以去除硬掩模层287，并且可以去除电介质材料层251的一部分。在存储区域212中，蚀刻工艺可以从存储堆叠ms1-ms4的上表面之上去除硬掩模层287，并且还可以去除每个存储堆叠ms1-ms4的硬掩模hm的最上层(即电介质材料层251)的至少一部分。在蚀刻工艺之后，硬掩模层287的剩余部分可以与每个存储堆叠ms1-ms4的侧表面相邻并位于导电材料层283的剩余部分之上。在共享公共源极区域cr的相邻存储堆叠ms1-ms4对之间，硬掩模层287和导电材料层283可被完全去除，以在存储堆叠ms1-ms4对之间形成间隙。在实施例中，衬底210的上表面可在每个间隙中暴露。
121.图27是在从示例性结构的外围区域214去除电介质材料层251、以及电介质材料层250的一部分的附加蚀刻工艺之后的示例性中间结构的垂直截面图。参考图27，示例性结构可以经历附加蚀刻工艺，该附加蚀刻工艺可以去除电介质材料层251的剩余部分，并且可以进一步从外围区域214去除电介质材料层250的一部分。掩模(图27中未示出)可以覆盖存储区域212以保护存储区域212不被蚀刻。在一些实施例中，掩模可以在第二隔离特征if2的一部分之上延伸，使得在蚀刻工艺之后，电介质材料层251的一小部分可以保留在第二隔离特征if2之上。
122.图28是示例性中间结构的垂直截面图，示出了示例性中间结构之上的bl涂层288。
123.图29是在从存储区域212去除bl涂层288、存储堆叠ms1-ms4、以及硬掩模层287的附加部分的蚀刻工艺之后的示例性中间结构的垂直截面图。参考图29，蚀刻工艺可以去除每个存储堆叠ms1-ms4中的硬掩模hm的电介质材料层250。蚀刻工艺还可以去除硬掩模层287的一些部分，使得在蚀刻工艺之后，硬掩模hm的电介质材料层249限定每个存储堆叠ms1-ms4的上表面，并且硬掩模层287的上表面与每个存储堆叠ms1-ms4的上表面基本共面。
124.图30是示例性中间结构的垂直截面图，示出了示例性中间结构的暴露表面之上的衬里层291。参考图30，衬里层291可以包括诸如氧化物材料之类的电介质材料，其可被共形地沉积在存储区域212和外围区域214中的示例性结构的暴露表面之上。衬里层291可以使用如上所述的合适的沉积工艺来形成。
125.图31是示例性中间结构的垂直截面图，示出了形成在衬里层291之上的帽盖层293以及帽盖层293之上的barc层295。参考图31，在各种实施例中，帽盖层293可以在后续处理步骤期间保护存储区域212中的结构，以在外围区域214中形成逻辑晶体管。在一些实施例中，帽盖层293可以由半导体材料构成，例如，非晶硅或多晶硅。用于帽盖层293的其他合适的材料在本公开的预期范围内。帽盖层293可以使用如上所述的合适的沉积工艺来沉积。
126.图32是在去除barc层295并减小示例性中间结构之上的帽盖层293的厚度的蚀刻工艺之后的示例性中间结构的垂直截面图。参考图32，在蚀刻工艺之后，帽盖层293可以具有基本上平坦的上表面。可以在帽盖层293的上表面之上形成经图案化掩模pr。经图案化掩模可如下形成：在帽盖层293之上沉积光致抗蚀剂材料层，并对光致抗蚀剂材料进行光刻图案化以形成经图案化掩模pr。如图32所示，经图案化掩模pr可以完全覆盖存储区域212并且可以部分地延伸到外围区域214中。在实施例中，经图案化掩模pr的外围边缘可以在第二隔离特征if2之上。外围区域214的剩余部分可以通过经图案化掩模pr而被暴露。
127.图33是在从示例性中间结构的外围区域214去除帽盖层293、衬里层291、电介质材料层250、电介质材料层249和控制栅极层247的蚀刻工艺之后的示例性中间结构的垂直截面图。参考图33，可以通过经图案化掩模pr来执行各向异性蚀刻工艺，以从外围区域214去
除帽盖层293、衬里层291、电介质材料层250、电介质材料层249和控制栅极层247的一些部分。在一些实施例中，蚀刻工艺可以在阻挡层245处停止。蚀刻工艺可以暴露第二隔离特征if2之上的帽盖层293、衬里层291、电介质材料层249和控制栅极层247的侧表面。在蚀刻工艺之后，经图案化掩模pr可以使用合适的工艺来去除，例如，通过灰化或用溶剂溶解。
128.图34是在从示例性中间结构的外围区域214去除阻挡层245和第三电介质层240的附加蚀刻工艺之后的示例性中间结构的垂直截面图。参考图34，可以执行蚀刻工艺(可为湿法蚀刻工艺(例如，氢氟酸蚀刻))，以从外围区域214去除阻挡层245和第三电介质层240，并暴露外围区域214中的第二电介质材料层230和第二隔离特征if2的上表面。蚀刻工艺还可以使第一隔离特征if1的上表面相对于第二电介质材料层230的上表面凹陷。蚀刻工艺还可以使衬里层291和电介质材料层250的位于第二隔离特征if2之上的部分凹陷。在蚀刻工艺期间，帽盖层293可以保护存储区域212不被蚀刻。
129.图35是示例性中间结构的垂直截面图，示出了存储区域212和外围区域214之上的附加帽盖材料。参考图35，在实施例中，附加帽盖材料可以由与现有帽盖层293相同的材料构成，或者可以由与现有帽盖层293的材料不同的材料构成。在一些实施例中，附加帽盖材料可以是半导体材料，例如，非晶硅或多晶硅。其他合适的材料在本公开的预期范围内。附加帽盖材料可以使用如上所述的合适的沉积工艺来沉积。附加帽盖材料可以增加存储区域212中的帽盖层293的厚度，并且可以延伸帽盖层293以覆盖示例性中间结构的外围区域214。
130.图36是在从示例性中间结构的外围区域214去除帽盖层293的蚀刻工艺之后的示例性中间结构的垂直截面图。参考图36，可以执行蚀刻工艺以去除帽盖层293的一些部分，并暴露外围区域214中的第二电介质层230和隔离特征if1、if2的上表面。蚀刻工艺还可以减小存储区域212中的帽盖层293的厚度。在蚀刻工艺之后，帽盖层293可以包括在第二隔离特征if2之上的渐缩侧壁。
131.图37是在从外围区域214去除第二电介质材料层230的附加蚀刻工艺之后的示例性中间结构的垂直截面图。参考图37，可以执行蚀刻工艺(可为湿法蚀刻工艺(例如，磷酸蚀刻))，以从外围区域214去除第二电介质材料层230，并暴露第一电介质材料层/隧道层220的上表面。在蚀刻工艺之后，第一和第二隔离特征if1、if2可以突出高于第一电介质材料层/隧道层220的上表面。
132.图38是示例性中间结构的垂直截面图，示出了在外围区域214的第一区域310中执行的掩蔽离子注入工艺。图39是示例性中间结构的垂直截面图，示出了在外围区域214的第二区域320中执行的掩蔽离子注入工艺。参考图38和图39，可以在外围区域214的可随后形成逻辑晶体管的区域310、320中通过经图案化掩模pr来执行离子注入工艺。在一些实施例中，可以在外围区域214的不同区域中形成不同类型的逻辑晶体管。例如，在一个非限制性实施例中，可以在外围区域214的第一区域310中形成第一逻辑晶体管，并且可以在外围区域的第二区域320中形成可以是高压逻辑晶体管的第二逻辑晶体管。在(一个或多个)注入工艺之后，(一个或多个)经图案化掩模pr可以通过合适的工艺来去除，例如，通过灰化或用溶剂溶解。
133.图40是示例性中间结构的垂直截面图，示出了示例性结构之上的栅极电介质材料层330、栅极电介质材料层330之上的牺牲栅极材料层340、以及牺牲栅极材料层340之上的
硬掩模层350。参考图40，在一些实施例中，在图38和图39所示的离子注入步骤之前或之后，可以从外围区域214去除(例如，通过蚀刻)第一电介质材料层/隧道层220。在一些实施例中，可以执行平坦化工艺，例如，cmp和/或蚀刻工艺，使得隔离特征if1、if2的上表面可以与外围区域214中的衬底210的上表面共面。然后，栅极电介质材料层330可沉积在示例性中间结构之上，包括在存储区域212中的帽盖层293的上表面之上、帽盖层293的渐缩侧壁之上、以及外围区域214中的隔离特征if1、if2和衬底210的上表面之上。栅极电介质材料层330可以包括合适的电介质材料，例如，二氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、氧化铪(hfo2)、氧化铪硅(hfsio)、氧化铪钽(hftao)、氧化铪钛(hftio)、氧化铪锆(hfzro)、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(hfo
2-al2o3)、它们的组合等。其他合适的电介质材料在本公开的预期范围内。栅极电介质材料层330可以使用如上所述的合适的沉积工艺来沉积。
134.在一些实施例中，栅极电介质材料层330的厚度在外围区域214的不同区域中可以变化。在一个非限制性示例中，外围区域214的第一区域310(随后可在其中形成逻辑晶体管)中的栅极电介质材料层330的厚度可以小于外围区域214的第二区域320(随后可在其中形成高压逻辑晶体管)中的栅极电介质材料层330的厚度。在一些实施例中，栅极电介质材料层330在外围区域214的不同区域310、320中可具有不同的成分。
135.再次参考图40，可以在栅极电介质材料层330之上形成牺牲栅极材料层340。在各种实施例中，牺牲栅极材料层340可以用于制造虚设栅极结构，其随后可由金属栅极(例如，使用rpg工艺)代替。在一些实施例中，牺牲栅极材料层340可以由诸如多晶硅之类的半导体材料构成。其他合适的材料在本公开的预期范围内。牺牲栅极材料层340可以使用如上所述的合适的沉积工艺来沉积。
136.再次参考图40，可在牺牲栅极材料层340之上形成硬掩模层350。硬掩模层350可由合适的电介质材料构成，例如，氮化物或氧化物材料、或者它们的组合。硬掩模层350可使用如上所述的合适的沉积工艺来沉积。
137.图41是在从帽盖层293之上去除硬掩模层350和牺牲栅极材料层340的一部分的蚀刻工艺之后的示例性中间结构的垂直截面图。参考图41，可以在外围区域214中的硬掩模层350之上形成经图案化掩模(图41中未示出)。可以通过掩模来执行蚀刻工艺，以从帽盖层293之上去除硬掩模层350和牺牲栅极材料层340的一部分。掩模可以防止硬掩模层350和牺牲栅极材料层340在外围区域214中被蚀刻。
138.图42是示例性中间结构的垂直截面图，示出了形成在示例性中间结构的外围区域214中的栅极电介质材料层330之上的多个栅极堆叠gs1、gs2和gs3。参考图42，多个栅极堆叠gs1、gs2、gs3可以以与以上参考图15和图16描述的多个存储堆叠ms1-ms4类似的方式形成。具体地，可以在示例性中间结构之上形成经图案化掩模，例如，光致抗蚀剂掩模pr(图42中未示出)。掩模可被光刻图案化以使得掩模覆盖硬掩模层350的所选部分，这些所选部分与随后可以在外围区域214中形成的栅极堆叠的位置相对应。可以执行各向异性蚀刻工艺以去除硬掩模层350和牺牲栅极材料层340的通过掩模暴露的部分。蚀刻工艺可以在栅极电介质材料层330处停止。在蚀刻工艺之后，多个栅极堆叠gs1-gs3可以位于外围区域214中的栅极电介质材料层330之上。每个栅极堆叠gs1-gs3可以包括栅极电介质材料层330之上的牺牲栅极材料层340、以及牺牲栅极材料层340之上的硬掩模层350。在蚀刻工艺之后，经图
案化掩模pr可以使用合适的工艺来去除，例如，通过灰化或用溶剂溶解。
139.图43是示例性中间结构的垂直截面图，示出了栅极堆叠gs1-gs3的侧表面之上的栅极堆叠侧密封层351。参考图43，栅极堆叠侧密封层351可以包括在每个栅极堆叠gs1-gs3中的硬掩模层350和牺牲栅极材料层340的暴露侧表面之上的一种或多种电介质材料。在一个非限制性实施例中，栅极堆叠侧密封层351可以包括氮化物材料，例如，氮化硅。在实施例中，栅极堆叠侧密封层351可如下形成：在中间结构之上共形地沉积电介质材料层，并执行各向异性蚀刻工艺，例如，反应离子蚀刻工艺，以去除(一个或多个)电介质材料层的水平延伸部分，同时在栅极堆叠gs1-gs3的侧表面之上留下栅极堆叠侧密封层351。
140.图44是在从示例性中间结构的存储区域212去除栅极电介质材料层330和帽盖层293的蚀刻工艺之后的示例性中间结构的垂直截面图。参考图44，可以执行蚀刻工艺以去除栅极电介质材料层330和帽盖层297。在一些实施例中，蚀刻工艺还可以去除衬里层291(参见图30)。在蚀刻工艺期间，外围区域214可被掩模覆盖以防止外围区域被蚀刻。蚀刻工艺可以暴露存储堆叠ms1-ms4的上表面、选择栅极硬掩模层287的上表面和侧表面、导电材料层283的侧表面、以及存储区域212中的衬底210的上表面。在一些实施例中，在蚀刻工艺之后，可以可选地执行离子注入工艺以在相邻存储堆叠ms1-ms4对之间的衬底210中形成有源区域(例如，漏极区域)。
141.图45是示例性中间结构的垂直截面图，示意性地示出了用于形成将随后形成在示例性中间结构的外围区域214中的逻辑晶体管的源极和漏极区域sd的离子注入工艺。参考图45，可以在外围区域214中执行一个或多个离子注入工艺以在与栅极结构gs1、gs2相邻的衬底210中形成有源区域(即源极和漏极区域sd)。在实施例中，该一个或多个离子注入工艺可以是可以通过经图案化掩模(图45中未示出)执行的掩蔽注入工艺。
142.图46是在从外围区域214去除栅极电介质材料层330的一些部分、以及在存储区域212中的选择栅极sg之上形成主侧壁间隔件297并在外围区域214中的栅极堆叠gs之上形成主侧壁间隔件353的蚀刻工艺之后的示例性中间结构的垂直截面图。参考图46，可以执行各向异性蚀刻工艺以从外围区域214去除栅极电介质材料层330的暴露部分。栅极电介质材料330的在栅极堆叠gs1-gs3下方的部分可被栅极堆叠gs1-gs3保护免于蚀刻。在蚀刻工艺之后，分立栅极电介质层330可位于每个栅极堆叠gs1-gs3下方。
143.再次参考图46，还可以使用蚀刻工艺来暴露第二隔离特征if2的上表面。在实施例中，蚀刻工艺可以暴露第二隔离特征if2的中心部分中的第二隔离特征if2的上表面。在第二隔离特征if2的外围部分中，上覆材料可不被蚀刻工艺完全去除，并且可在第二隔离特征if2的表面之上形成虚设(即非功能性)结构。如图46所示，例如，部分覆盖第二隔离特征if2的栅极堆叠gs3可以在蚀刻工艺期间被部分蚀刻。被部分蚀刻的栅极堆叠gs3可以在第二隔离特征if2之上形成虚设结构。包括控制栅极层247的一部分的第二虚设结构可以位于与存储区域212相邻的第二隔离特征if2的外围区域之上。
144.再次参考图46，可以在存储区域212中的选择栅极sg和选择栅极硬掩模层287的侧表面之上形成第一多个主侧壁间隔件297，并且可以在外围区域214中的栅极堆叠gs的侧表面之上形成第二多个主侧壁间隔件353。主侧壁间隔件297、353可以由合适的电介质材料构成，例如，氮化硅、氧化硅、氮氧化硅、高k电介质、它们的组合等。其他合适的电介质材料在本公开的预期范围内。第一多个主侧壁间隔件297和第二多个主侧壁间隔件353可以由相同
的(一种或多种)材料或不同的(一种或多种)材料形成。主侧壁间隔件297、353可以通过任何合适的方法形成，例如，cvd、等离子体增强化学气相沉积(pecvd)、或lpcvd。
145.图47是示例性中间结构的垂直截面图，示出了衬底210的暴露表面上的金属硅化物区域355。参考图47，可以在存储区域212和外围区域214中的衬底210的暴露上表面上沉积薄金属层，例如，ti、ni、w等。可以加热金属以使金属与衬底反应并形成金属硅化物区域355。金属硅化物区域355可以位于衬底210的有源(即源极和漏极)区域上方，并且可以提供到示例性结构的相应源极和漏极区域dr，sd的电接触层。
146.图48是在从存储区域212去除硬掩模hm和选择栅极硬掩模层287的剩余部分并从外围区域214中的栅极堆叠gs1-gs3去除硬掩模层350的剩余部分的平坦化工艺之后的示例性中间结构的垂直截面图。参考图48，可以执行平坦化工艺，例如cmp和/或蚀刻工艺，以从存储堆叠ms1-ms4去除硬掩模hm的剩余部分，从选择栅极sg和擦除栅极eg之上去除选择栅极硬掩模层287，以及从栅极堆叠gs1-gs3去除硬掩模层350。在平坦化工艺之后，控制栅极cg、选择栅极sg和擦除栅极eg的上表面可以在存储区域212中暴露，并且牺牲栅极材料层340的上表面可以在外围区域214中暴露。在各种实施例中，控制栅极cg、选择栅极sg、擦除栅极eg和牺牲栅极材料层340的上表面可以基本上共面。
147.图49是示例性中间结构的垂直截面图，示出了共形地形成在中间结构之上的接触蚀刻停止层(cesl)357和形成在cesl 357之上的层间电介质(ild)层410。参考图49，cesl 357和ild层410可各自由合适的电介质材料构成，例如，氧化硅、氮化硅、碳化硅、磷硅酸盐玻璃(psg)、未掺杂的硅酸盐玻璃(usg)、掺杂的硅酸盐玻璃、有机硅酸盐玻璃、无定形氟化碳、其多孔变体、或其组合。其他电介质材料在本公开的预期范围内。在各种实施例中，cesl 357可以由与ild层410不同的电介质材料构成。在一些实施例中，cesl 357可以是具有与ild层410的材料不同的蚀刻特性(即更高的抗蚀刻性)的蚀刻停止层410。在一个非限制性实施例中，ild层410可以包括磷硅酸盐玻璃(psg)，并且cesl 357可以包括氮化硅。cesl 357和ild层410可各自使用如上所述的合适的沉积方法来沉积。
148.图50是在从存储区域212中的控制栅极cg、选择栅极sg和擦除栅极eg的上表面之上并从外围区域214中的牺牲栅极材料层340的上表面之上去除ild层410和cesl 357的平坦化工艺之后的示例性中间结构的垂直截面图。参考图50，可以执行平坦化工艺，例如，cmp和/或蚀刻工艺，以去除ild层410和cesl 357的一些部分。在平坦化工艺之后，控制栅极cg、选择栅极sg和擦除栅极eg的上表面可以在存储区域212中暴露，并且牺牲栅极材料层340的上表面可以在外围区域214中暴露。在各种实施例中，控制栅极cg、选择栅极sg、擦除栅极eg和牺牲栅极材料层340的上表面可以基本上共面。
149.图50还示出了示例性结构的存储区域212内的存储单元mc1-mc4的结构。如上所述，存储区域212中的每个功能存储单元mc可以包括可与相邻存储单元mc共享的选择栅极sg、浮置栅极fg、控制栅极cg和擦除栅极eg。在一些实施例中，至少一些存储单元mc可以是虚设(即非功能性)存储单元，包括与外围区域214相邻的至少一些存储单元。如图50所示，例如，存储单元mc4不包括选择栅极sg并且可以是虚设(即非功能性)存储单元。
150.图51是示例性中间结构的垂直截面图，示出了形成在外围区域214中的金属栅极mg1、mg2。参考图51，可以执行蚀刻工艺以从外围区域214中的栅极堆叠gs1和gs2去除牺牲栅极材料层340。在各种实施例中，该蚀刻工艺可以通过经图案化掩模(图51中未示出)执
行，该经图案化掩模包括与栅极堆叠gs1和gs2的位置相对应的开口。在去除牺牲栅极材料层340的蚀刻工艺之后，可以去除经图案化掩模。然后可以沉积金属材料层以填充形成在栅极堆叠gs1、gs2中的开口，并且可以使用平坦化工艺(例如，cmp工艺)从开口之上去除任何多余的金属材料，留下各个栅极堆叠gs1、gs2中的金属栅极mg1、mg2。金属栅极mg1、mg2可以由合适的金属材料构成，例如，铝(al)、钽(ta)、钨(w)、钛(ti)、钌(ru)、氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、它们的合金、它们的组合等。其他合适的金属材料在本公开的预期范围内。在一些实施例中，每个金属栅极mg可以由相同的材料构成。替代地，可以在外围区域214中的不同栅极堆叠gs1、gs2中使用不同的材料。
151.图51还示出了示例性结构的外围区域214内的逻辑晶体管lt1、lt2的结构。如上所述，外围区域中的每个功能逻辑晶体管lt可以包括在衬底210的沟道区域cr之上的金属栅极mg。栅极电介质层330可以设置在金属栅极mg和沟道区域cr之间。源极区域和漏极区域sd可以位于金属栅极mg的任一侧。外围区域214中的逻辑晶体管lt1、lt2可以形成逻辑器件，例如，存储选择器、功率门和输入/输出元件。如上所述，外围区域214的不同区域中的不同逻辑晶体管lt可以具有不同的结构和/或执行不同的功能。例如，在图51所示的实施例中，区域310中的逻辑晶体管lt1可以是逻辑晶体管，并且区域320中的逻辑晶体管lt2可以是高压逻辑晶体管。
152.在一些实施例中，外围区域中的至少一些栅极结构可以是虚设(即非功能性)栅极结构，包括与外围区域214相邻的至少一些栅极结构。如图51所示，例如，栅极结构gs3不包括金属栅极并且可以是虚设(即非功能性)栅极结构。
153.图52是示例性中间结构的垂直截面图，示出了外围区域214之上以及存储区域212中的存储单元mc的控制栅极cg之上的第一电介质材料层102。参考图52，在一些实施例中，连续的第一电介质材料层102可被沉积在示例性中间结构之上，包括在外围区域214中的逻辑晶体管lt的上表面之上以及存储区域212中的存储单元mc的上表面之上。在一些实施例中，第一电介质材料层102可被图案化以去除存储区域212中的层102的一些部分。例如，可以在连续的第一电介质材料层102之上形成经图案化掩模，例如，光致抗蚀剂掩模(图52中未示出)。掩模可被光刻图案化以使得掩模覆盖第一电介质材料层102的选定部分，这些选定部分包括第一电介质材料层102的覆盖外围区域214的一些部分、以及第一电介质材料层102的覆盖存储单元mc的控制栅极gc的一些部分。可以执行各向异性蚀刻工艺以去除第一电介质材料层102的通过掩模暴露的部分。蚀刻工艺可以通过第一电介质材料层102来暴露存储区域212的一些部分，包括存储单元mc的选择栅极sg和擦除栅极eg的上表面。在蚀刻工艺之后，掩模可使用合适的工艺来去除，例如，通过灰化或用溶剂溶解。
154.第一电介质材料层102可以由合适的电介质材料构成，例如，氧化物或氮化物材料(例如，氧化硅、氮化硅、氮氧化硅等)。在一些实施例中，第一电介质材料层102可以由使用正硅酸乙酯(teos)前体形成的氧化硅构成。在一些实施例中，第一电介质材料层102可以是抗蚀剂保护氧化物(rpo)材料。其他合适的电介质材料在本公开的预期范围内。在一些实施例中，第一电介质材料层102可以具有良好的粘附特性，包括对逻辑晶体管lt1、lt2的金属栅极mg的(一种或多种)材料的良好粘附性。第一电介质材料层102可以使用如上所述的合适的沉积方法来沉积。
155.图53是示例性中间结构的垂直截面图，示出了外围区域214中的第一电介质材料
层102之上的第二电介质材料层103。参考图53，可以通过在第一电介质材料层102之上沉积至少一个额外的电介质材料层103来在示例性中间结构的外围区域214中形成多层复合电介质膜结构101。在一些实施例中，连续的第二电介质材料层103可被沉积在示例性中间结构之上。如上所述，可以在连续的第二电介质材料层103之上形成经图案化掩模，例如，光致抗蚀剂掩模(图53中未示出)。经图案化掩模可以覆盖外围区域214中的第二电介质材料层103，并且可以暴露存储区域212中的第二电介质材料层103。蚀刻工艺可以从存储区域212去除第二电介质材料层103，而第二电介质材料层103可以位于外围区域214中的第一电介质材料层102之上以在外围区域214中形成复合电介质膜结构101。在实施例中，复合电介质膜结构101可以在外围区域214之上连续地延伸，包括在逻辑晶体管lt的金属栅极mg之上。在蚀刻工艺之后，掩模可以使用合适的工艺来去除，例如，通过灰化或用溶剂溶解。
156.第二电介质材料层103可以由合适的电介质材料构成，例如，氧化物或氮化物材料(例如，氧化硅、氮化硅、氮氧化硅等)。在一些实施例中，第二电介质材料层103可以由缓冲氧化物材料、氮化硅材料、高温氧化物(hto)材料等构成。其他合适的电介质材料在本公开的预期范围内。第二电介质材料层103可以具有与第一电介质材料层102不同的成分和/或不同的物理特性。在各种实施例中，第二电介质材料层103的密度可以大于第一电介质材料层102的密度。例如，第二电介质材料层103的密度可以比第一电介质材料层102的密度大至少10％，例如，至少50％，包括至少100％。在一些实施例中，第二电介质材料层103可以具有比第一电介质材料层102的材料更低的蚀刻速率(即更高的抗蚀刻性)。第二电介质材料层103可以使用如上所述的合适的沉积方法来沉积。
157.图54是示例性中间结构的垂直截面图，示出了存储区域212中的选择栅极sg和擦除栅极eg的上表面之上的金属硅化物层380。参考图54，可以执行硅化工艺以在示例性中间结构的存储区域212中的存储单元mc的选择栅极sg和擦除栅极eg的上表面之上形成金属硅化物层380。在各种实施例中，可以在选择栅极sg和擦除栅极eg的暴露表面之上沉积薄金属材料层，例如，co、ni、ti、ta、w、它们的合金等。可以加热金属以使金属与选择栅极sg和擦除栅极eg的硅材料反应，以在选择栅极sg和擦除栅极eg的上表面之上形成金属硅化物层380。在一个非限制性示例中，金属可在750-1000℃范围内的温度下退火1-2小时。替代地，根据激光的功率，金属可被激光退火几微秒到几秒。在硅化工艺期间，控制栅极cg可被第一电介质材料层102保护，使得金属硅化物层不会形成在控制栅极cg之上。
158.在选择栅极sg和擦除栅极eg之上形成金属硅化物层380之后，可以执行蚀刻工艺(例如，湿法蚀刻)以从示例性中间结构去除任何多余的金属。在蚀刻工艺过程中，复合电介质膜结构101可以保护外围区域214中的金属栅极mg不被蚀刻。如上所述，外围区域214之上的复合电介质膜结构101可以提供改进的对金属栅极mg的保护。具体地，由于存在如图54所示的多层复合电介质膜结构101，第一电介质材料层102中的薄弱点(例如，由于存在来自金属栅极mg的金属沉淀物而导致的薄弱点)可能不会导致对下面的金属栅极mg的蚀刻损坏。
159.在各种实施例中，复合电介质膜结构101的外围边缘431可以位于存储区域212和外围区域214之间的边界430的
±
300nm(例如
±
200nm，例如
±
100nm)之内。这可以避免复合电介质膜结构101延伸到存储区域212中过远，在过远处它可能干扰如上所述的硅化工艺，或者避免电介质膜结构101在外围区域214内未延伸足够远，这可能导致对逻辑晶体管lt的金属栅极mg的保护不足。
160.图55是示例性中间结构的垂直截面图，示出了中间结构之上的层间电介质(ild)层412、ild层412之上的金属特征112、以及在金属特征112与存储单元mc和逻辑晶体管lt之间延伸的导电过孔110。参考图55，ild层412可由合适的电介质材料构成，例如，氧化硅、氮化硅、碳化硅、磷硅酸盐玻璃(psg)、未掺杂的硅酸盐玻璃(usg)、掺杂的硅酸盐玻璃、有机硅酸盐玻璃、无定形氟化碳、其多孔变体、或其组合。其他电介质材料在本公开的预期范围内。ild层412可以使用如上所述的合适的沉积工艺来沉积。在实施例中，可以使用平坦化工艺来提供ild层412的平坦上表面。
161.再次参考图55，可以通过使用各向异性蚀刻工艺形成穿过ild层410和412、并穿过外围区域214中的复合电介质膜结构101的过孔开口来形成导电过孔110。在存储区域212中，过孔开口可以延伸到覆盖存储单元mc的每个漏极区域dr的cesl 357。在外围区域214中，过孔开口可以延伸到覆盖逻辑晶体管的每个源极和漏极区域sd的cesl 357。过孔开口可以通过蚀刻工艺而延伸穿过cesl 357，以暴露覆盖相应源极和漏极区域dr、sd中的每一个的接触区域355(参见图47)。然后，过孔开口可以填充有诸如cu、ni、ti、w、al、其合金等之类的导电材料，以形成与相应源极和漏极区域dr、sd接触的导电过孔110。
162.金属特征112(例如，导电线)可以形成在ild层412之上，并且可以接触一个或多个导电过孔110。在一些实施例中，金属特征112可以至少部分地嵌入ild层412内，使得金属特征112的底表面可以低于ild层412的上表面。在一些实施例中，嵌入ild层412的金属特征112的底表面与ild层412的上表面之间的距离可以≤30nm。
163.图56是示出根据本公开的各种实施例的制造存储器件100的总体方法500的流程图。参考图2-图51和图56，在方法500的步骤502中，可以在衬底210的存储区域212中形成存储单元mc。参考图2-图51和图56，在方法500的步骤504中，可以在衬底210的外围区域214中形成包括金属栅极mg的晶体管lt。参考图52-图54和图56，在方法500的步骤506中，可以在衬底210的外围区域214中的晶体管lt的金属栅极mg之上形成复合电介质膜结构101。复合电介质膜结构101可以包括第一电介质层102以及第一电介质层102之上的第二电介质层103，其中第二电介质层103的密度可以大于第一电介质层102的密度。
164.参考所有附图并根据本公开的各种实施例，一种半导体器件100包括衬底210，该衬底210包括存储区域212和外围区域214；晶体管lt，包括位于外围区域214中的金属栅极mg；复合电介质膜结构101，位于晶体管lt的金属栅极mg之上，复合电介质膜结构110包括第一电介质层102以及第一电介质层102之上的第二电介质层103，其中，第二电介质层103的密度大于第一电介质层102的密度；以及至少一个存储单元mc，位于存储区域212中。
165.在一个实施例中，第一电介质层102与晶体管lt的金属栅极mg的上表面接触。
166.在另一实施例中，第一电介质层102和第二电介质层103中的每一个具有5nm和30nm之间的厚度。
167.在另一实施例中，第一电介质层102由电介质材料构成，该电介质材料包括使用正硅酸乙酯(teos)前体形成的氧化硅以及抗蚀剂保护氧化物(rpo)材料中的至少一种。
168.在另一实施例中，第二电介质层103由电介质材料构成，该电介质材料包括缓冲氧化物材料、氮化硅材料和高温氧化物(hto)材料中的至少一种。
169.在另一实施例中，复合电介质膜结构101的下表面与至少一个存储单元mc的上表面共面。
170.在另一实施例中，至少一个存储单元mc包括浮置栅极fg、位于浮置栅极fg上方的控制栅极cg、以及位于浮置栅极fg和控制栅极cg的第一侧的选择栅极sg，其中，复合电介质膜结构101的下表面与控制栅极cg的上表面共面。
171.在另一实施例中，至少一个存储单元还包括位于浮置栅极fg和控制栅极cg的第二侧的擦除栅极eg，其中，金属硅化物层380位于选择栅极sg的上表面和擦除栅极eg的上表面上。
172.在另一实施例中，半导体器件100包括多个晶体管lt，该多个晶体管lt包括位于外围区域214中的金属栅极mg和位于存储区域212中的多个存储单元mc，并且复合电介质膜结构101位于外围区域214中的多个晶体管lt的金属栅极mg之上，并且复合电介质膜结构101不位于存储区域212中的存储单元mc之上。
173.附加实施例涉及一种半导体器件100，包括：衬底210，该衬底210包括存储区域212和外围区域214；多个存储单元mc，位于存储区域212中；多个晶体管lt，位于外围区域214中；以及复合电介质膜结构101，包括在外围区域214中的多个晶体管lt之上延伸的至少两个电介质材料层102、103，其中，复合电介质膜结构101的外围边缘431位于存储区域212和外围区域214之间的边界430的300nm之内。
174.在一个实施例中，存储区域212和外围区域214之间的边界430由位于衬底210中的隔离特征if2的外围边缘限定。
175.在另一实施例中，衬底210的上表面在存储区域212中相对于外围区域214中的衬底210的上表面被凹陷。
176.在另一实施例中，半导体器件100还包括延伸穿过复合电介质膜结构101的多个导电过孔110，其中，复合电介质膜结构101在外围区域214中的导电过孔110之间连续地延伸。
177.在另一实施例中，外围区域214中的晶体管lt中的每一个包括金属栅极mg，并且复合电介质膜结构101位于外围区域214中的多个晶体管lt的金属栅极mg之上。
178.在另一实施例中，复合电介质膜结构101包括具有不同构成和/或物理特性的至少两个电介质材料层102、103。
179.附加实施例涉及一种制造半导体器件100的方法，包括：在衬底210的存储区域212中形成存储单元mc；在衬底210的外围区域212中形成包括金属栅极mg的晶体管lt；在衬底210的外围区域214中的晶体管lt的金属栅极mg之上形成复合电介质膜结构101，其中，复合电介质膜结构101包括第一电介质层102以及第一电介质层102之上的第二电介质层103，并且第二电介质层103的密度大于第一电介质层102的密度；以及执行湿法蚀刻以从半导体器件100去除金属材料，其中，复合电介质膜结构101保护外围区域214中的晶体管lt的金属栅极mg不被蚀刻。
180.在一个实施例中，形成复合电介质膜结构包括：在外围区域214中的晶体管lt的金属栅极mg之上以及在存储区域212中的存储单元mc的控制栅极cg之上形成第一电介质层102，以及在外围区域214中的第一电介质层102之上形成第二电介质层103以形成复合电介质膜结构101，其中，复合电介质膜结构101不在半导体器件100的存储区域212中的存储单元mc之上延伸。
181.在另一实施例中，该方法还包括：在存储单元mc的选择栅极sg和擦除栅极eg中的至少一个的上表面之上形成金属硅化物层380，其中，在形成金属硅化物层380期间，第一电
介质层102的一部分位于存储单元mc的控制栅极cg之上。
182.在另一实施例中，形成金属硅化物层380包括：在存储单元mc的选择栅极sg和擦除栅极eg中的至少一个之上沉积金属层，并且加热金属层以在存储单元mg的选择栅极sg和擦除栅极eg中的至少一个的上表面之上形成金属硅化物层380，其中，多余金属在湿法蚀刻期间被从半导体器件101去除。
183.在另一实施例中，该方法还包括：形成导电过孔110，该导电过孔110穿过复合电介质膜结构101并与外围区域214中的晶体管lt的源极或漏极区域sd电接触。
184.以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
185.示例1是一种半导体器件，包括：衬底，包括存储区域和外围区域；晶体管，包括位于所述外围区域中的金属栅极；复合电介质膜结构，位于所述晶体管的金属栅极之上，所述复合电介质膜结构包括第一电介质层以及所述第一电介质层之上的第二电介质层，并且所述第二电介质层的密度大于所述第一电介质层的密度；以及至少一个存储单元，位于所述存储区域中。
186.示例2是示例1所述的半导体器件，其中，所述第一电介质层与所述晶体管的金属栅极的上表面接触。
187.示例3是示例1所述的半导体器件，其中，所述第一电介质层和所述第二电介质层中的每一个具有5nm和30nm之间的厚度。
188.示例4是示例1所述的半导体器件，其中，所述第一电介质层包括电介质材料，该电介质材料包括以下至少一种：使用正硅酸乙酯(teos)前体形成的氧化硅、抗蚀剂保护氧化物(rpo)材料。
189.示例5是示例1所述的半导体器件，其中，所述第二电介质层包括电介质材料，该电介质材料包括缓冲氧化物材料、氮化硅材料和高温氧化物(hto)材料中的至少一种。
190.示例6是示例1所述的半导体器件，其中，所述复合电介质膜结构的下表面与所述至少一个存储单元的上表面共面。
191.示例7是示例6所述的半导体器件，其中，所述至少一个存储单元包括：浮置栅极；位于所述浮置栅极上方的控制栅极；以及位于所述浮置栅极和所述控制栅极的第一侧的选择栅极，其中，所述复合电介质膜结构的下表面与所述控制栅极的上表面共面。
192.示例8是示例7所述的半导体器件，其中，所述至少一个存储单元还包括：位于所述浮置栅极和所述控制栅极的第二侧的擦除栅极，其中，金属硅化物层位于所述选择栅极的上表面和所述擦除栅极的上表面上。
193.示例9是示例1所述的半导体器件，其中，所述半导体器件包括多个晶体管，该多个晶体管包括位于所述外围区域中的金属栅极和位于所述存储区域中的多个存储单元，并且其中，所述复合电介质膜结构位于所述外围区域中的所述多个晶体管的金属栅极之上，并且所述复合电介质膜结构不位于所述存储区域中的所述多个存储单元之上。
194.示例10是一种半导体器件，包括：衬底，包括存储区域和外围区域；多个存储单元，
位于所述存储区域中；多个晶体管，位于所述外围区域中；以及复合电介质膜结构，包括在所述外围区域中的所述多个晶体管之上延伸的至少两个电介质材料层，其中，所述复合电介质膜结构的外围边缘位于所述存储区域和所述外围区域之间的边界的300nm之内。
195.示例11是示例10所述的半导体器件，其中，所述存储区域和所述外围区域之间的边界由位于所述衬底中的隔离特征的外围边缘限定。
196.示例12是示例10所述的半导体器件，其中，所述衬底的上表面在所述存储区域中相对于所述外围区域中的衬底的上表面被凹陷。
197.示例13是示例10所述的半导体器件，还包括：延伸穿过所述复合电介质膜结构的多个导电过孔，其中，所述复合电介质膜结构在所述外围区域中的所述导电过孔之间连续地延伸。
198.示例14是示例10所述的半导体器件，其中，所述外围区域中的晶体管中的每一个包括金属栅极，并且所述复合电介质膜结构位于所述外围区域中的所述多个晶体管的金属栅极之上。
199.示例15是示例10所述的半导体器件，其中，所述复合电介质膜结构包括具有不同构成和/或物理特性的至少两个电介质材料层。
200.示例16是一种制造半导体器件的方法，包括：在衬底的存储区域中形成存储单元；在所述衬底的外围区域中形成包括金属栅极的晶体管；在所述衬底的外围区域中的晶体管的金属栅极之上形成复合电介质膜结构，其中，所述复合电介质膜结构包括第一电介质层以及所述第一电介质层之上的第二电介质层，并且所述第二电介质层的密度大于所述第一电介质层的密度；以及执行湿法蚀刻以从所述半导体器件去除金属材料，其中，所述复合电介质膜结构保护所述外围区域中的晶体管的金属栅极不被蚀刻。
201.示例17是示例16所述的方法，其中，形成所述复合电介质膜结构包括：在所述外围区域中的晶体管的金属栅极之上以及在所述存储区域中的存储单元的控制栅极之上形成所述第一电介质层；以及在所述外围区域中的第一电介质层之上形成所述第二电介质层以形成所述复合电介质膜结构，其中，所述复合电介质膜结构不在所述半导体器件的存储区域中的存储单元之上延伸。
202.示例18是示例17所述的方法，还包括：在所述存储单元的选择栅极和擦除栅极中的至少一个的上表面之上形成金属硅化物层，其中，在形成所述金属硅化物层期间，所述第一电介质层的一部分位于所述存储单元的所述控制栅极之上。
203.示例19是示例18所述的方法，其中，形成所述金属硅化物层包括：在所述存储单元的选择栅极和擦除栅极中的至少一个之上沉积金属层；以及加热所述金属层以在所述存储单元的选择栅极和擦除栅极中的至少一个的上表面之上形成所述金属硅化物层，其中，多余金属在所述湿法蚀刻期间被从所述半导体器件去除。
204.示例20是示例17所述的方法，还包括：形成导电过孔，所述导电过孔穿过所述复合电介质膜结构并与所述外围区域中的所述晶体管的源极或漏极区域电接触。
技术特征：1.一种半导体器件，包括：衬底，包括存储区域和外围区域；晶体管，包括位于所述外围区域中的金属栅极；复合电介质膜结构，位于所述晶体管的金属栅极之上，所述复合电介质膜结构包括第一电介质层以及所述第一电介质层之上的第二电介质层，并且所述第二电介质层的密度大于所述第一电介质层的密度；以及至少一个存储单元，位于所述存储区域中。2.根据权利要求1所述的半导体器件，其中，所述第一电介质层与所述晶体管的金属栅极的上表面接触。3.根据权利要求1所述的半导体器件，其中，所述第一电介质层和所述第二电介质层中的每一个具有5nm和30nm之间的厚度。4.根据权利要求1所述的半导体器件，其中，所述第一电介质层包括电介质材料，该电介质材料包括以下至少一种：使用正硅酸乙酯(teos)前体形成的氧化硅、抗蚀剂保护氧化物(rpo)材料。5.根据权利要求1所述的半导体器件，其中，所述第二电介质层包括电介质材料，该电介质材料包括缓冲氧化物材料、氮化硅材料和高温氧化物(hto)材料中的至少一种。6.根据权利要求1所述的半导体器件，其中，所述复合电介质膜结构的下表面与所述至少一个存储单元的上表面共面。7.根据权利要求6所述的半导体器件，其中，所述至少一个存储单元包括：浮置栅极；位于所述浮置栅极上方的控制栅极；以及位于所述浮置栅极和所述控制栅极的第一侧的选择栅极，其中，所述复合电介质膜结构的下表面与所述控制栅极的上表面共面。8.根据权利要求7所述的半导体器件，其中，所述至少一个存储单元还包括：位于所述浮置栅极和所述控制栅极的第二侧的擦除栅极，其中，金属硅化物层位于所述选择栅极的上表面和所述擦除栅极的上表面上。9.一种半导体器件，包括：衬底，包括存储区域和外围区域；多个存储单元，位于所述存储区域中；多个晶体管，位于所述外围区域中；以及复合电介质膜结构，包括在所述外围区域中的所述多个晶体管之上延伸的至少两个电介质材料层，其中，所述复合电介质膜结构的外围边缘位于所述存储区域和所述外围区域之间的边界的300nm之内。10.一种制造半导体器件的方法，包括：在衬底的存储区域中形成存储单元；在所述衬底的外围区域中形成包括金属栅极的晶体管；在所述衬底的外围区域中的晶体管的金属栅极之上形成复合电介质膜结构，其中，所述复合电介质膜结构包括第一电介质层以及所述第一电介质层之上的第二电介质层，并且所述第二电介质层的密度大于所述第一电介质层的密度；以及
执行湿法蚀刻以从所述半导体器件去除金属材料，其中，所述复合电介质膜结构保护所述外围区域中的晶体管的金属栅极不被蚀刻。
技术总结本公开总体涉及具有复合电介质膜结构的半导体存储器件及其形成方法。公开了一种半导体存储器件及其形成方法。半导体存储器件包括：衬底，包括存储区域和外围区域；晶体管，包括位于外围区域中的金属栅极；复合电介质膜结构，位于晶体管的金属栅极之上，复合电介质膜结构包括第一电介质层以及第一电介质层之上的第二电介质层，其中第二电介质层的密度大于第一电介质层的密度；以及至少一个存储单元，位于存储区域中。复合电介质膜结构为金属栅极提供增强的保护以防止蚀刻损坏，从而提高器件性能。性能。性能。
技术研发人员：陈胜捷 谢智仁 李铭伦 王伟民 刘铭棋
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2022.02.21
技术公布日：2022/7/5
