基于反馈式电平转换技术的全n沟道耗尽型d锁存器
技术领域
1.本发明属于电路设计领域，具体涉及一种基于反馈式电平转换技术的全n沟道耗尽型d锁存器。
背景技术：2.未来5g和iot给人类工作生活带来根本性变革的同时也对通信系统提出了更高的综合性要求，包括更高传输速率，更宽的频带，更大的信号传输功率以及更优秀的噪声性能。作为5g通信系统的核心部件，变频源为收发机提供优良的本振信号，其性能对系统的性能起着决定性的作用。与si cmos和sigebicmos工艺相比，化合物半导体器件可以有效地改善射频电路与系统的噪声，提高频率和功率等方面的性能。
3.常见的直接数字频率合成器，电荷泵锁相环频率合成器，以及混合型频率合成器均能作为变频源。直接数字频率合成器优点是频率精度高、跳变时间短，但是缺点是输出频率相对低，抑制杂散能力差；混合型频率合成器一般来说都是由双锁相环或者由直接数字频率合成器加模拟锁相环的方式实现，优点为输出频率相对高，抑制杂散能力强，缺点就是功耗大，集成度不高；电荷泵锁相环频率合成器特点为输出频率高，跳变时间短，抑制杂散能力强，集成度高，功耗小等特点。所以在5g和iot环境下，化合物半导体工艺和电荷泵锁相环相(cppll)结合具有十分重要的意义。
4.鉴频鉴相器作为电荷泵锁相环的核心模块，它既可以让锁相环的参考信号和分频器反馈信号的频率相等，又可以消除二者的相位差。一般鉴频鉴相器通过减小死区来扩大鉴相范围，然而死区却无法真正被消除。目前，鉴频鉴相器大多采用在复位电路输出的反馈路径上加延时单元的方式改善死区，但是延迟单元会造成鉴相错误和控制电压波动等问题。在不采用延迟单元情况下，想要实现高鉴相范围和低死区的高性能鉴频鉴相器，可以采用低阈值电压的耗尽型晶体管降低导通和截止的条件，确保在低电压条件下仍然可以鉴相，从而减小死区扩大鉴相范围，避免采用延迟单元所引起的问题。但是出现的新问题是：作为鉴频鉴相器的核心模块的scl结构d锁存器，工作在保持状态下，输出会发生逻辑错误。这个问题会进一步影响鉴频鉴相器的功能，从而恶化锁相环路的性能并且导致环路失锁。现有的资料和文献中显示：目前并没有针对应用于无延迟单元鉴频鉴相器中的scl结构全耗尽型d锁存器出现的逻辑错误问题展开实际而有效的研究工作。
技术实现要素：5.本发明提出一种基于反馈式电平转换技术的全n沟道耗尽型d锁存器，以解决无延迟单元鉴频鉴相器中的scl结构全耗尽型d锁存器出现的逻辑错误。
6.为达上述目的，本发明提出技术方案如下：
7.基于反馈式电平转换技术的全n沟道耗尽型d锁存器，包括采样模块、保持模块和反馈式电平转换模块；
8.采样模块由晶体管m1、晶体管m3和晶体管m4构成；晶体管m1的源极连接节点k，漏
极接节点b；晶体管m3的源极连接节点b，漏极接节点e；晶体管m4的源极连接节点b，栅极接输入信号dn，漏极接节点f；
9.保持模块由晶体管m2、晶体管m5和晶体管m6构成；晶体管m2的源极连接节点k，漏极接节点c；晶体管m5的源极连接节点c，漏极接节点g；晶体管m6的源极连接节点c，漏极接节点h；
10.节点h连接节点f，节点g连接节点e；节点e连接电阻r1，电阻r1另一端连接节点j；节点f连接电阻r2，电阻r2另一端连接节点j；节点j接地；
11.节点k连接电阻r3，电阻r3另一端连接电源v1，电源v1另一端接地；
12.反馈式电平转换模块由晶体管m7、晶体管m8、二极管d1、二极管d2、分压电阻r4和分压电阻r5构成；晶体管m7的源极连接二极管d1阳极，栅极接节点g，漏极接地；d1负极连接节点a；晶体管m8的源极连接二极管d2阳极，栅极接节点h，漏极接地；d2负极连接节点i；
13.节点a连接电阻r4，电阻r4另一端连接电源v2；节点i连接电阻r5，电阻r5另一端连接电源v2；电源v2另一端接地；
14.节点a连接晶体管m6的栅极；节点i连接晶体管m5的栅极。
15.优选的，晶体管m1的栅极接时钟信号clk；晶体管m3的栅极接输入信号d；晶体管m4的栅极接输入信号dn。
16.优选的，晶体管m2的栅极接时钟信号clkn；晶体管m5的栅极接输入信号qx；晶体管m6的栅极接输入信号qnx。
17.优选的，晶体管m7的栅极接收时钟信号qn。
18.优选的，晶体管m8的栅极接收时钟信号q。
19.优选的，晶体管m1、晶体管m2、晶体管m3、晶体管m4、晶体管m5、晶体管m6、晶体管m7和晶体管m8均为n沟道耗尽型晶体管。
20.优选的，电源v1和电源v2均为负电压电源。
21.优选的，电阻r4为可调电阻。
22.优选的，电阻r5为可调电阻。
23.本发明的有益之处在于：
24.本发明提出的scl结构d锁存器只引入反馈式电平转换模块，整体拉低保持模块的晶体管的栅极电压，让晶体管在正确的开启和关断状态工作，这让基于化合物半导体全n沟道耗尽型晶体管的scl结构d锁存器更容易实现。
25.在采样模块和保持模块中间加入的反馈式电平转换电路结构简单，不会额外占用过多的芯片面积，更加方便集成。通过调整模块的电阻大小，可以保证在不同输入信号和供电电压条件下scl结构d锁存器都能正常工作。
附图说明
26.构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
27.图1为本发明的基于反馈式电平转换技术的全n沟道耗尽型d锁存器的原理图；
28.图2为本发明的scl结构d锁存器的采样工作状态图；
29.图3为本发明的无反馈式电平转换模块的scl结构d锁存器的保持工作状态图；
30.图4为本发明的有反馈式电平转换模块的scl结构d锁存器的保持工作状态图；
31.图5为scl结构锁存器的输入和输出信号图；
32.图6为反馈式电平转换电路的输出信号图。
具体实施方式
33.下面将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
34.以下详细说明均是示例性的说明，旨在对本发明提供进一步的详细说明。除非另有指明，本发明所采用的所有技术术语与本发明所属领域的一般技术人员的通常理解的含义相同。本发明所使用的术语仅是为了描述具体实施方式，而并非意图限制根据本发明的示例性实施方式。
35.实施例1：
36.基于反馈式电平转换技术的全n沟道耗尽型d锁存器，包括采样模块、保持模块和反馈式电平转换模块；本发明基于源极耦合逻辑(scl)结构，实现工艺为化合物半导体工艺。
37.采样模块由晶体管m1、晶体管m3和晶体管m4构成；晶体管m1的源极连接节点k，栅极接时钟信号clk，漏极接节点b；晶体管m3的源极连接节点b，栅极接输入信号d，漏极接节点e；晶体管m4的源极连接节点b，栅极接输入信号dn，漏极接节点f；
38.电阻r1一端连接节点e，另一端连接节点j；电阻r2一端连接节点f，另一端连接节点j；节点j接地；电阻r3一端连接节点k，另一端连接电源v1，电源v1另一端接地。
39.电阻r1、r2和r3起到分压作用。
40.保持模块由晶体管m2、晶体管m5和晶体管m6构成；晶体管m2的源极连接节点k，栅极接时钟信号clkn，漏极接节点c；晶体管m5的源极连接节点c，栅极接输入信号qx，漏极接节点g；晶体管m6的源极连接节点c，栅极接输入信号qnx，漏极接节点h；
41.节点h连接节点f，节点g连接节点e；
42.节点h输出信号q，节点g输出信号qn；
43.反馈式电平转换模块由晶体管m7、晶体管m8、二极管d1、二极管d2、分压电阻r4和分压电阻r5构成；晶体管m7的源极连接二极管d1阳极，栅极接节点g，接收时钟信号qn，漏极接地；d1负极连接节点a；晶体管m8的源极连接二极管d2阳极，栅极接节点h，接收时钟信号q，漏极接地；d2负极连接节点i；
44.可调电阻r4一端连接节点a，另一端连接电源v2；可调电阻r5一端连接节点i，另一端连接电源v2；电源v2另一端接地。
45.节点a连接晶体管m6的栅极，输出信号qnx；节点i连接晶体管m5的栅极，输出信号qx。
46.可采用的化合物半导体工艺有gaas mesfet、gaas phemt和inp phemt工艺；晶体管m1到m8均为n沟道耗尽型晶体管；电源v1和v2均为负电压。
47.由于采用全耗尽型晶体管实现scl结构d锁存器会导致低电平保持功能不能实现的问题，而给保持模块栅极引入反馈式电平转换模块可以非常有效且可控的调节栅极电压的电平值，可以让保持模块的晶体管m5和晶体管m6正常导通和关断，确保锁存器正常工作。
采样模块由晶体管m1、晶体管m3和晶体管m4构成，晶体管m1接收clk时钟信号，晶体管m3和晶体管m4分别接收d和dn差分输入信号。clk为高电平信号时，采样模块开始对d和dn信号进行采样；当clk为低电平时，则采样模块停止工作。保持模块由晶体管m2、晶体管m5和晶体管m6构成，晶体管m2接收clkn时钟信号，晶体管m5和晶体管m6分别接收反馈式电平转换电路输出的qx和qnx输入信号。clkn为高电平信号时，保持模块开始保持前一个采样信号；当clkn为低电平时，则保持模块停止工作。
48.实施例2：
49.本发明采用的晶体管均是n沟道耗尽型晶体管，晶体管阈值电压均小于0，也就是说本发明中的晶体管如果处于截止状态就必须让栅极电压低于源极电压。
50.假设采样和保持模块的“1”和“0”分别代表高电平和低电平，加到栅极可以控制晶体管的导通和关断；q和qn的“1”和“0”分别代表数值更高的高低电平信号，事实上这两个电平信号直接加到电路中晶体管栅极后会使管子不能关断。
51.图2描述的是基于全n沟道耗尽型晶体管的scl结构锁存器的采样状态。当clk为高电平“1”且clkn为低电平“0”时，晶体管m1工作在导通状态，采样模块中的晶体管m3和晶体管m4开始分别对输入信号d和输入信号dn进行采样，保持模块停止工作。
52.当输入信号d为高电平信号且dn为低电平信号时，晶体管m3导通且晶体管m4截止，则qn和q分别为低电平输出信号和高电平输出信号；
53.当输入信号d为低电平信号且dn为高电平信号，晶体管m4导通且晶体管m3截止，则qn和q分别高电平输出信号和低电平输出信号。
54.由此可得，在采样模块工作时，信号q和信号qn分别跟随信号d和信号dn变化，显示保持模块功能完全正确。
55.当clk为低电平输入信号“0”且clkn为高电平高电平输入信号“1”时，晶体管m2工作在导通状态，保持模块中的晶体管m5和晶体管m6需要对前一个采样状态进行保持，采样模块停止工作。
56.在没有反馈式电平转换电路的情况下，输出信号q和输出信号qn分别为高电平输出信号和低电平输出信号，随后分别反馈到保持模块晶体管m5和晶体管m6的栅极，但是由于这两个晶体管的栅极电压均不小于源极电压，保持模块中的晶体管全部处于导通状态，q和qn均为低电平输出信号，产生逻辑错误，如图3所示。
57.本发明就需要解决保持模块不能正常工作的问题。当保持模块中两个晶体管m5和晶体管m6的栅极直接交叉接收来自节点h的信号q和来自节点g的信号qn，晶体管m5和晶体管m6则不能分别出现正确的导通和截止的情况。所以需要在节点h晶体管m5的栅极之间、节点g和晶体管m6的栅极之间加入反馈式电平转换模块，拉低反馈回的电平值q和qn，得到信号qx和信号qnx分别输入给晶体管m5和晶体管m6使其保持正常的导通和截止。
58.图4描述了在有反馈式电平转换电路的情况下保持模块的工作情况，无论输入信号d和dn是“1”还是“0”，锁存器输出信号q和qn都只和最后一个采样状态有关，仍旧输出“1”和“0”，仿真结果如图5和6所示。
59.由上述分析和仿真结果表明：由于引入保持模块栅极反馈式电平转换模块，可以整体降低q和qn输出的电平值，令保持模块中的晶体管能正常导通和截止，有效的保证锁存器保持状态逻辑正确。
60.由技术常识可知，本发明可以通过其它的不脱离其精神实质或必要特征的实施方案来实现。因此，上述公开的实施方案，就各方面而言，都只是举例说明，并不是仅有的。所有在本发明范围内或在等同于本发明的范围内的改变均被本发明包含。
技术特征：1.基于反馈式电平转换技术的全n沟道耗尽型d锁存器，其特征在于，包括采样模块、保持模块和反馈式电平转换模块；采样模块由晶体管m1、晶体管m3和晶体管m4构成；晶体管m1的源极连接节点k，漏极接节点b；晶体管m3的源极连接节点b，漏极接节点e；晶体管m4的源极连接节点b，栅极接输入信号dn，漏极接节点f；保持模块由晶体管m2、晶体管m5和晶体管m6构成；晶体管m2的源极连接节点k，漏极接节点c；晶体管m5的源极连接节点c，漏极接节点g；晶体管m6的源极连接节点c，漏极接节点h；节点h连接节点f，节点g连接节点e；节点e连接电阻r1一端，电阻r1另一端连接节点j；节点f连接电阻r2一端，电阻r2另一端连接节点j；节点j接地；节点k连接电阻r3一端，电阻r3另一端连接电源v1正极，电源v1负极另一端接地；反馈式电平转换模块由晶体管m7、晶体管m8、二极管d1、二极管d2、分压电阻r4和分压电阻r5构成；晶体管m7的源极连接二极管d1阳极，栅极接节点g，漏极接地；d1负极连接节点a；晶体管m8的源极连接二极管d2阳极，栅极接节点h，漏极接地；d2负极连接节点i；节点a连接电阻r4一端，电阻r4另一端连接电源v2正极；节点i连接电阻r5一端，电阻r5另一端连接电源v2正极；电源v2另一端接地；节点a连接晶体管m6的栅极；节点i连接晶体管m5的栅极。2.如权利要求1所述的基于反馈式电平转换技术的全n沟道耗尽型d锁存器，其特征在于，晶体管m1的栅极接时钟信号clk；晶体管m3的栅极接输入信号d；晶体管m4的栅极接输入信号dn。3.如权利要求1所述的基于反馈式电平转换技术的全n沟道耗尽型d锁存器，其特征在于，晶体管m2的栅极接时钟信号clkn；晶体管m5的栅极接输入信号qx；晶体管m6的栅极接输入信号qnx。4.如权利要求1所述的基于反馈式电平转换技术的全n沟道耗尽型d锁存器，其特征在于，晶体管m7的栅极接收时钟信号qn。5.如权利要求1所述的基于反馈式电平转换技术的全n沟道耗尽型d锁存器，其特征在于，晶体管m8的栅极接收时钟信号q。6.如权利要求1所述的基于反馈式电平转换技术的全n沟道耗尽型d锁存器，其特征在于，晶体管m1、晶体管m2、晶体管m3、晶体管m4、晶体管m5、晶体管m6、晶体管m7和晶体管m8均为n沟道耗尽型晶体管。7.如权利要求1所述的基于反馈式电平转换技术的全n沟道耗尽型d锁存器，其特征在于，电源v1和电源v2均为负电压电源。8.如权利要求1所述的基于反馈式电平转换技术的全n沟道耗尽型d锁存器，其特征在于，电阻r4为可调电阻。9.如权利要求1所述的基于反馈式电平转换技术的全n沟道耗尽型d锁存器，其特征在于，电阻r5为可调电阻。
技术总结本发明属于电路设计领域，具体涉及一种基于反馈式电平转换技术的全N沟道耗尽型D锁存器，包括采样模块、保持模块和反馈式电平转换模块。本发明添加的的反馈式电平转换模块可以实现简单的输出可调，满足不同供电电压和输入信号的需要，同时可以解决逻辑错误，完全实现高电平采样和低电平保持的功能，为采用全N沟道耗尽型晶体管实现应用于无延迟单元的鉴频鉴相器中的D锁存器提供了新的电路结构。鉴相器中的D锁存器提供了新的电路结构。鉴相器中的D锁存器提供了新的电路结构。
技术研发人员：武岳 于洪波 刘娜 张丰 陈斌
受保护的技术使用者：西安微电子技术研究所
技术研发日：2022.04.22
技术公布日：2022/7/5
