1.本技术涉及显示领域，具体涉及一种像素电路及显示面板。
背景技术：2.micro-led(微型发光二极管)/mini-led(迷你发光二极管)等发光器件具有高亮度、高对比度及高色域等优点，目前已被迅速应用到新型显示领域中。
3.其中，在驱动背板中，像素被设置成包括多行、多列的矩阵状，每一像素通常采用由两个晶体管与一个电容构成，俗称2t1c电路。但晶体管存在阈值电压漂移的问题，因此像素电路需要相应的补偿结构。目前，像素电路的补偿结构较为复杂，其操作难度较大。
技术实现要素：4.本技术提供一种像素电路及显示面板，可以解决现有的像素电路的补偿结构较为复杂，其操作难度较大的技术问题。
5.第一方面，本技术提供一种像素电路，其包括：
6.发光器件；
7.第一晶体管，所述第一晶体管的源极和漏极与所述发光器件串联于第一电源端与第二电源端之间；
8.第二晶体管，所述第二晶体管的源极和漏极中的一者与所述第一晶体管的源极和漏极中的一者连接，所述第二晶体管的源极和漏极中的另一者与所述第一晶体管的栅极连接；
9.第三晶体管，所述第三晶体管的源极和漏极中的一者与漏电端连接，所述第三晶体管的源极和漏极中的另一者与所述第一电容的第二端连接；
10.第一电容，所述第一电容的第一端与所述第一晶体管的栅极连接；
11.第四晶体管，所述第四晶体管的源极和漏极中的一者与复位端连接，所述第四晶体管的源极和漏极中的另一者与所述第一电容的第二端连接；
12.第二电容，所述第二电容的第一端与所述第一晶体管的栅极连接，所述第二电容的第二端与所述第一晶体管的源极和漏极中的另一者连接；其中，
13.所述第一电源端与所述第二电源端均设置成第一状态模式和第二状态模式；在所述第一状态模式，所述第一电源端以及所述第二电源端接入信号；在所述第二状态模式，所述第二电源端以及所述第二电源端浮空。
14.在本技术提供的像素电路中，所述像素电路还包括数据写入模块；
15.所述数据写入模块电性连接于数据端以及所述第一电容的第二端，所述数据写入模块用于将所述数据端供应的数据信号输出至所述第一电容的第二端。
16.在本技术提供的像素电路中，所述数据写入模块包括第五晶体管、第六晶体管以及第三电容；
17.所述第五晶体管以及所述第六晶体管串联在所述数据端以及所述第一电容的第
二端之间；所述第三电容的第一端连接至所述第五晶体管与所述第六晶体管之间，所述第三电容的第二端与接地端电连接。
18.在本技术提供的像素电路中，所述像素电路的驱动时序包括复位阶段、阈值阶段、写入阶段及发光阶段；
19.在所述复位阶段，所述第一晶体管、所述第二晶体管以及所述第四晶体管打开，所述第三晶体管、所述第五晶体管以及所述第六晶体管关闭，所述第一电源端浮空，所述第二电源端接入信号；
20.在所述阈值阶段，所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管打开，所述第五晶体管以及所述第六晶体管关闭，所述第一电源端以及所述第二电源端浮空；
21.在所述写入阶段，所述第一晶体管以及所述第五晶体管打开，所述第二晶体管、所述第三晶体管、所述第四晶体管以及所述第六晶体管关闭，所述第一电源端浮空，所述第二电源端接入信号；
22.在所述发光阶段，所述第一晶体管以及所述第六晶体管打开，所述第二晶体管、所述第三晶体管、所述第四晶体管以及所述第五晶体管关闭，所述第一电源端以及所述第二电源端接入信号。
23.在本技术提供的像素电路中，在所述复位阶段，所述复位端经过所述第四晶体管输出接地电位至所述第一电容的第一端，所述第二电源端经所述第一晶体管以及所述第二晶体管输出第一电位至所述第一电容的第二端。
24.在本技术提供的像素电路中，在所述阈值阶段，所述第一晶体管的栅极的电位经所述第二晶体管、所述第一晶体管以及所述第三晶体管漏电至所述漏电端直至所述第一晶体管关闭，所述漏电端的电位为接地电位。
25.在本技术提供的像素电路中，在所述写入阶段，所述第三电容存储的数据电位经所述第五晶体管输出至所述第一电容的第一端。
26.在本技术提供的像素电路中，在所述发光阶段，所述数据端将数据电位存储在所述第三电容中，所述发光器件发光。
27.在本技术提供的像素电路中，所述发光器件为微型发光二极管或者迷你发光二极管。
28.第二方面，本技术还提供一种显示面板，其包括多个呈阵列排布的像素单元，每一所述像素单元均包括以上所述的像素电路。
29.本技术提供的像素电路及显示面板，采用6t3c结构的像素电路对像素中的驱动晶体管的阈值电压进行有效补偿，该像素电路的补偿结构较为简单，操作难度较低；本技术提供的像素电路，通过将第一电源端与第二电源端均设置成第一状态模式和第二状态模式，在第一状态模式，第一电源端以及第二电源端接入信号；在第二状态模式，第二电源端以及第二电源端浮空，从而可以省去部分器件，同时保证补偿效果。
附图说明
30.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于
本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
31.图1为本技术实施例提供的像素电路的结构示意图；
32.图2为本技术实施例提供的像素电路的驱动时序示意图；
33.图3为本技术实施例提供的像素电路在复位阶段时的状态示意图；
34.图4为本技术实施例提供的像素电路在阈值阶段时的状态示意图；
35.图5为本技术实施例提供的像素电路在写入阶段时的状态示意图；
36.图6为本技术实施例提供的像素电路在发光阶段时的状态示意图；
37.图7为本技术实施例提供的像素电路的效果示意图；
38.图8为本技术实施例提供的显示面板的结构示意图图。
具体实施方式
39.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
40.本技术所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本技术实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。
41.此外本技术实施例所采用的晶体管可以包括p型晶体管和/或n型晶体管两种，其中，p型晶体管在栅极为低电平时导通，在栅极为高电平时截止，n型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。
42.请参阅图1，图1为本技术实施例提供的像素电路10的结构示意图。如图1所示，本技术实施例提供的像素电路10包括第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4、第一电容c1、第二电容c2以及发光器件d。
43.该发光器件d可以为微型发光二极管或者迷你发光二极管。在一些实施方式中，该发光器件d可以包括一个微型发光二极管或者一个迷你发光二极管。在另一些实施方式中，该发光器件d可以包括多个微型发光二极管或者多个迷你发光二极管，多个微型发光二极管可以串联设置或者并联设置，多个迷你发光二极管可以串联设置或者并联设置。
44.其中，第一晶体管t1的源极和漏极与发光器件d串联于第一电源端vdd与第二电源端vss之间。第二晶体管t2的源极和漏极中的一者与第一晶体管t1的源极和漏极中的一者连接。第二晶体管t2的源极和漏极中的另一者与第一晶体管t1的栅极连接。第三晶体管t3的源极和漏极中的一者与漏电端n连接。第三晶体管t3的源极和漏极中的另一者与第一电容c1的第二端连接。第一电容c1的第一端与第一晶体管t1的栅极连接。第四晶体管t4的源极和漏极中的一者与复位端m连接。第四晶体管t4的源极和漏极中的另一者与第一电容c1的第二端连接。第二电容c2的第一端与第一晶体管t1的栅极连接。第二电容c2的第二端与第一晶体管t1的源极和漏极中的另一者连接。
45.第一晶体管t1的栅极与第一节点a1连接，第一晶体管t1的源极和漏极中的一者与
第二节点a2连接，第一晶体管t1的源极和漏极中的另一者与第三节点a2连接。
46.第二晶体管t2的栅极与第一控制信号端ac2连接，第二晶体管t2的源极和漏极中的一者与第二节点a2连接，第二晶体管t2的源极和漏极中的另一者与第一节点a1连接。
47.第三晶体管t3的栅极与第二控制信号端ac1连接，第三晶体管t3的源极和漏极中的一者与漏电端n连接，第三晶体管t3的源极和漏极中的另一者与第三节点a2连接。
48.第四晶体管t4的栅极与第一控制信号端ac2连接，第四晶体管t4的源极和漏极中的一者与复位端m连接，第四晶体管t4的源极和漏极中的另一者与第四节点a4连接。
49.第一电容c1的第一端与第一节点a1连接，第一电容c1的第二端与第四节点a4连接。
50.第二电容c2的第一端与第一节点a1连接，第二电容c2的第二端与第三节点a2连接。
51.发光器件d的第一端与第一电源端vdd连接，发光器件d的第二端与第二节点a2连接，第三节点a2与第二电源端vss连接。
52.其中，漏电端n用于接入一较低电位。在本技术实施例中，漏电端n即为接地端gnd；也即，漏电端n接入接地电位。当然，在一些实施例中，漏极端也可以根据需要接入其他电位。本技术实施例通过将漏电端n与接地端gnd连接，从而可以加快第一节点a1通过第二晶体管t2以及第一晶体管t1漏电至漏电端n。
53.其中，复位端m用于接入一复位电位，用于对第四节点a4进行复位。在本技术实施例中，复位即为接地端gnd；也即，复位端m接入接地电位。当然，在一些实施例中，复位端m也可以根据需要接入其他电位。本技术实施例通过将复位端m与漏电端n共用一个端口，可以简化本技术实施例的像素电路10的架构。
54.在本技术实施例中，第一电源端vdd与第二电源端vss均设置成第一状态模式和第二状态模式；在第一状态模式，第一电源端vdd以及第二电源端vss接入信号；在第二状态模式，第二电源端vss以及第二电源端vss浮空。也即，本技术实施例中的第一电源端vdd以及第二电源端vss可以根据需要接入信号或者浮空，从而不需要在第一电源端vdd与发光器件d的第一端直接设置晶体管，也不需要在第二电源端vss与第三节点a2之间设置晶体管，进而可以省去部分器件，同时保证补偿效果。
55.进一步的，本技术实施例提供的像素电路10还包括数据写入模块101。数据写入模块101电性连接于数据端data以及第一电容c1的第二端。数据写入模块101用于将数据端data供应的数据信号输出至第一电容c1的第二端。
56.其中，数据写入模块101包括第五晶体管t5、第六晶体管t6及第三电容c3。第五晶体管t5以及第六晶体管t6串联在数据端data以及第一电容c1的第二端之间。第三电容c3的第一端连接至第五晶体管t5与第六晶体管t6之间。第三电容c3的第二端与接地端gnd电连接。
57.第五晶体管t5的栅极与第三控制信号端ac3连接，第五晶体管t5的源极和漏极中的一者与第五节点a5连接，第五晶体管t5的源极和漏极中的另一者与第四节点a4连接。
58.第六晶体管t6的栅极与第四控制信号端ac4连接，第六晶体管t6的源极和漏极中的一者与数据端data连接，第六晶体管t6的源极和漏极中的另一者与第四节点a4连接。
59.第三电容c3的第一端第四节点a4连接，第三电容c3的第二端与接地端gnd连接。
60.其中，数据端data用于接入数据电位。特别地，本技术实施例提供的像素电路10中的数据端data接入数据电位具有延时性。也即，本技术实施例通过打开第六晶体管t6，关闭第五晶体管t5，使得数据端data接入的数据电位先存储在第三电容c3中；随后，关闭第六晶体管t6，打开第五晶体管t5，使得存储在第三电容c3中的数据电位写入。基于此设计，本技术实施例提供的像素电路10更具有灵活性，可以根据需要合理设置数据电位输入的时机。
61.需要说明的是，在本技术实施例中，第一节点a1为第一晶体管t1的栅极、第二晶体管t2的源极和漏极中的另一者、第一电容c1的第一端以及第二电容c2的第一端之间的连接点。第二节点a2为第一晶体管t1的源极和漏极中的一者、第二晶体管t2的源极和漏极中的一者以及发光器件d的第二端之间的连接点。第三节点a2为第一晶体管t1的源极漏极中的另一者、第三晶体管t3的源极和漏极中的另一者、第二电容c2的第二端以及第二电源端vss之间的连接点。第四节点a4为第四晶体管t4的源极和漏极中的另一者、第五晶体管t5的源极和漏极中的另一者以及第一电容c1的第二端之间的连接点。第五节点a5为第五晶体管t5的源极和漏极中的一者、第六晶体管t6的源极和漏极中的另一者以及第三电容c3的第一端之间的连接点。
62.下面将结合图1、图2对本技术实施例提供的像素电路10的驱动时序进行详细说明。图2为本技术实施例提供的像素电路10的驱动时序示意图。具体的，本技术实施例提供的像素电路10的驱动时序包括复位阶段t1、阈值阶段t2、写入阶段t3及发光阶段t4。
63.其中，在复位阶段t1，第一晶体管t1、第二晶体管t2以及第四晶体管t4打开，第三晶体管t3、第五晶体管t5以及第六晶体管t6关闭，第一电源端vdd浮空，第二电源端vss接入信号。在阈值阶段t2，第一晶体管t1、第二晶体管t2、第三晶体管t3以及第四晶体管t4打开，第五晶体管t5以及第六晶体管t6关闭，第一电源端vdd以及第二电源端vss浮空。在写入阶段t3，第一晶体管t1以及第五晶体管t5打开，第二晶体管t2、第三晶体管t3、第四晶体管t4以及第六晶体管t6关闭，第一电源端vdd浮空，第二电源端vss接入信号。在发光阶段t4，第一晶体管t1以及第六晶体管t6打开，第二晶体管t2、第三晶体管t3、第四晶体管t4以及第五晶体管t5关闭，第一电源端vdd以及第二电源端vss接入信号。
64.可以理解的，在本技术实施例中，第一电源端vdd需要在复位阶段t1、阈值阶段t2以及写入阶段t3浮空，第一电源端vdd需要在发光阶段t4接入信号；第二电源端vss需要在阈值阶段t2浮空，第二电源端vss需要在复位阶段t1、写入阶段t3以及发光阶段t4接入信号。相较于现有技术，现有技术中第一电源端vdd以及第二电源端vss一直都是接入信号，并在第一电源端vdd与发光器件d的第一端之间设置晶体管以及在第二电源端vss与第三节点a2之间设置晶体管，通过晶体管控制信号接入的时机；而本技术则是直接省去晶体管，直接通过控制第一电源端vdd以及第二电源端vss接入信号的时机，从而可以省去部分器件。
65.具体的，请结合图2、图3，图3为本技术实施例提供的像素电路10在复位阶段t1时的状态示意图。其中，在复位阶段t1，第一晶体管t1、第二晶体管t2以及第四晶体管t4打开，第三晶体管t3、第五晶体管t5以及第六晶体管t6关闭，第一电源端vdd浮空，第二电源端vss接入信号。复位端m经过第四晶体管t4输出接地电位至第一电容c1的第一端，第二电源端vss经第一晶体管t1以及第二晶体管t2输出第一电位至第一电容c1的第二端，从而完成对第一节点a1以及第四节点a4的复位。
66.具体的，请结合图2、图4，图4为本技术实施例提供的像素电路10在阈值阶段t2时
的状态示意图。其中，在阈值阶段t2，第一晶体管t1、第二晶体管t2、第三晶体管t3以及第四晶体管t4打开，第五晶体管t5以及第六晶体管t6关闭，第一电源端vdd以及第二电源端vss浮空。第一晶体管t1的栅极的电位经第二晶体管t2、第一晶体管t1以及第三晶体管t3漏电至漏电端n直至第一晶体管t1关闭，此时，第一节点a1的电位将包括第一晶体管t1的阈值电压信息。
67.具体的，请结合图2、图5，图5为本技术实施例提供的像素电路10在写入阶段t3时的状态示意图。其中，在写入阶段t3，第一晶体管t1以及第五晶体管t5打开，第二晶体管t2、第三晶体管t3、第四晶体管t4以及第六晶体管t6关闭，第一电源端vdd浮空，第二电源端vss接入信号。第三电容c3存储的数据电位经第五晶体管t5输出至第一电容c1的第一端，再通过第一电容c1的耦合作用，使第一节点a1包含数据电位的电压信息。
68.具体的，请结合图2、图6，图6为本技术实施例提供的像素电路10在发光阶段t4时的状态示意图。其中，在发光阶段t4，第一晶体管t1以及第六晶体管t6打开，第二晶体管t2、第三晶体管t3、第四晶体管t4以及第五晶体管t5关闭，第一电源端vdd以及第二电源端vss接入信号。数据端data将数据电位存储在第三电容c3中，发光器件d发光。第一节点a1与第三节点a2之间的压差中包含的第一晶体管t1的阈值电压的值被消掉，达到补偿第一晶体管t1的阈值电压的效果。
69.请参阅图7，图7为本技术实施例提供的像素电路10的效果示意图。如图7所示，本技术实施例提供的像素电路10可以使得第一晶体管t1的阈值电压δvth在0～nv内，电流变化维持在5％以内变化量。
70.本技术提供的像素电路10，采用6t3c结构的像素电路10对像素中的驱动晶体管的阈值电压进行有效补偿，该像素电路10的补偿结构较为简单，操作难度较低；本技术提供的像素电路10，通过将第一电源端vdd与第二电源端vss均设置成第一状态模式和第二状态模式，在第一状态模式，第一电源端vdd以及第二电源端vss接入信号；在第二状态模式，第二电源端vss以及第二电源端vss浮空，从而可以省去部分器件，同时保证补偿效果。
71.请参阅图8，图8为本技术实施例提供的显示面板的结构示意图。本技术实施例还提供一种显示面板200，包括多个呈阵列排布的像素单元2000，每一像素单元2000均包括以上所述的像素电路10，具体可参照以上对该像素电路10的描述，在此不做赘述。
72.以上所述是本技术的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本技术所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
技术特征：1.一种像素电路，其特征在于，包括：发光器件；第一晶体管，所述第一晶体管的源极和漏极与所述发光器件串联于第一电源端与第二电源端之间；第二晶体管，所述第二晶体管的源极和漏极中的一者与所述第一晶体管的源极和漏极中的一者连接，所述第二晶体管的源极和漏极中的另一者与所述第一晶体管的栅极连接；第三晶体管，所述第三晶体管的源极和漏极中的一者与漏电端连接，所述第三晶体管的源极和漏极中的另一者与所述第一电容的第二端连接；第一电容，所述第一电容的第一端与所述第一晶体管的栅极连接；第四晶体管，所述第四晶体管的源极和漏极中的一者与复位端连接，所述第四晶体管的源极和漏极中的另一者与所述第一电容的第二端连接；第二电容，所述第二电容的第一端与所述第一晶体管的栅极连接，所述第二电容的第二端与所述第一晶体管的源极和漏极中的另一者连接；其中，所述第一电源端与所述第二电源端均设置成第一状态模式和第二状态模式；在所述第一状态模式，所述第一电源端以及所述第二电源端接入信号；在所述第二状态模式，所述第二电源端以及所述第二电源端浮空。2.根据权利要去1所述的像素电路，其特征在于，所述像素电路还包括数据写入模块；所述数据写入模块电性连接于数据端以及所述第一电容的第二端，所述数据写入模块用于将所述数据端供应的数据信号输出至所述第一电容的第二端。3.根据权利要求2所述的像素电路，其特征在于，所述数据写入模块包括第五晶体管、第六晶体管以及第三电容；所述第五晶体管以及所述第六晶体管串联在所述数据端以及所述第一电容的第二端之间；所述第三电容的第一端连接至所述第五晶体管与所述第六晶体管之间，所述第三电容的第二端与接地端电连接。4.根据权利要求3所述的像素电路，其特征在于，所述像素电路的驱动时序包括复位阶段、阈值阶段、写入阶段及发光阶段；在所述复位阶段，所述第一晶体管、所述第二晶体管以及所述第四晶体管打开，所述第三晶体管、所述第五晶体管以及所述第六晶体管关闭，所述第一电源端浮空，所述第二电源端接入信号；在所述阈值阶段，所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管打开，所述第五晶体管以及所述第六晶体管关闭，所述第一电源端以及所述第二电源端浮空；在所述写入阶段，所述第一晶体管以及所述第五晶体管打开，所述第二晶体管、所述第三晶体管、所述第四晶体管以及所述第六晶体管关闭，所述第一电源端浮空，所述第二电源端接入信号；在所述发光阶段，所述第一晶体管以及所述第六晶体管打开，所述第二晶体管、所述第三晶体管、所述第四晶体管以及所述第五晶体管关闭，所述第一电源端以及所述第二电源端接入信号。5.根据权利要求4所述的像素电路，其特征在于，在所述复位阶段，所述复位端经过所
述第四晶体管输出接地电位至所述第一电容的第一端，所述第二电源端经所述第一晶体管以及所述第二晶体管输出第一电位至所述第一电容的第二端。6.根据权利要求4所述的像素电路，其特征在于，在所述阈值阶段，所述第一晶体管的栅极的电位经所述第二晶体管、所述第一晶体管以及所述第三晶体管漏电至所述漏电端直至所述第一晶体管关闭，所述漏电端的电位为接地电位。7.根据权利要求4所述的像素电路，其特征在于，在所述写入阶段，所述第三电容存储的数据电位经所述第五晶体管输出至所述第一电容的第一端。8.根据权利要求4所述的像素电路，其特征在于，在所述发光阶段，所述数据端将数据电位存储在所述第三电容中，所述发光器件发光。9.根据权利要求1所述的像素电路，其特征在于，所述发光器件为微型发光二极管或者迷你发光二极管。10.一种显示面板，其特征在于，所述显示面板包括多个呈阵列排布的像素单元，每一所述像素单元均包括权利要求1-9任一项所述的像素电路。
技术总结本申请提供的像素电路及显示面板，采用6T3C结构的像素电路对像素中的驱动晶体管的阈值电压进行有效补偿，该像素电路的补偿结构较为简单，操作难度较低；本申请提供的像素电路，通过将第一电源端与第二电源端均设置成第一状态模式和第二状态模式，在第一状态模式，第一电源端以及第二电源端接入信号；在第二状态模式，第二电源端以及第二电源端浮空，从而可以省去部分器件，同时保证补偿效果。同时保证补偿效果。同时保证补偿效果。
技术研发人员：张丽君
受保护的技术使用者：TCL华星光电技术有限公司
技术研发日：2022.04.22
技术公布日：2022/7/5
