1.本发明涉及集成电路技术领域，尤其是涉及一种逐次逼近型模数转换器。
背景技术：2.逐次逼近寄存器型模数转换器在中等分辨率和速度范围是高效节能的，这主要得益于其只有一个比较器的架构和动态功率特性。然而，由于比较器对几个最低有效位具有比较严格的噪声要求，所以其节能效率随着分辨率的增加而显著下降。两步sar adc通过消除那些与一次性低噪声放大进行的严格比较，从而为高分辨率sar adc提供了一种高效节能的替代方案。然而，在低功率供电下，两步sar adc中的电压域余量放大值面临着可用空间被限制的挑战。
3.在低功耗的情况下，电压域和时域混合架构是一种很有前景的解决方案，它通过部分时域量化解决了在传统两步sar adc中电压域余量的问题。但即使由tdc辅助的sar adc体系架构在低功耗下具有上述优点，它仍然面临一些设计挑战。首先，它对pvt的变化非常敏感。与由参考电压定义lsb步长的电压域量化不同，tdc的lsb步长与延迟单元的延迟有关，而延迟单元对pvt的变化非常敏感，特别是在低电源条件下。图1为采用65nm cmos工艺的延迟单元在1.2v和0.6v电源下的随电压变化的时间延迟情况。从图1的结果可以看出，0.6v电源下延迟单元的延迟是1.2v条件下的4倍。第二个挑战则是由传统的tdc辅助的sar adc的转换速度慢，这不仅是由于在小余量电压下，vtc的转换速度较慢，而且也由于电源供应变小，tdc具有更大的lsb步长。
技术实现要素：4.本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出了一种逐次逼近型模数转换器，转换速度较快。
5.根据本发明实施例的逐次逼近型模数转换器，包括：精细模数转换单元；粗略模数转换单元，所述粗略模数转换单元和所述精细模数转换单元之间通过检测跳过逻辑结构实现连接；电压时间转换器，输入端与所述精细模数转换单元的输出端电连接；单端时间生成器，输入端与所述电压时间转换器的输出端电连接；第一时间数字转换器，输入端与所述单端时间生成器的输出端电连接；第二时间数字转换器，输入端通过时间余量生成器与所述第一时间数字转换器的输出端电连接；求和器，输入端分别与所述第一时间数字转换器的输出端和所述第二时间数字转换器的输出端电连接；数据组合逻辑结构，分别与所述精细模数转换单元的输出端、所述粗略模数转换单元的输出端、所述单端时间生成器的输出端和所述求和器的输出端电连接。
6.根据本发明实施例的逐次逼近型模数转换器，至少具有如下有益效果：采用了精细模数转换单元和粗略模数转换单元相结合的结构，粗略模数转换单元的精度虽然较低，但其功耗小，在较低的有效位数可以通过粗略模数转换单元来实现所需的功能，从而节省功耗；而通过采用检测跳过逻辑结构，则加快了转换速率，具备高速和高线性度的优点；通
过电压时间转换器和两步时间数字转换器之间的pvt内部追踪技术来跟踪时间数字转换器的lsb步长变化，从而具备更好的pvt鲁棒性，实现整个架构在较低的电源电压下能够正常运行。
7.根据本发明的一些实施例，所述精细模数转换单元与所述粗略模数转换单元两者的输出信号之间具有一个冗余位。
8.根据本发明的一些实施例，所述粗略模数转换单元的比较器的尺寸为所述精细模数转换单元的比较器的尺寸的一半。
9.根据本发明的一些实施例，所述精细模数转换单元和所述粗略模数转换单元通过电容下极板和自举开关完成输入信号的采样。
10.根据本发明的一些实施例，所述电压时间转换器包括：第一比较器，正向输入端与所述精细模数转换单元的输出端电连接，所述第一比较器的反向输入端连接参考电压，所述第一比较器的输出端与所述单端时间生成器的输入端电连接；第二比较器，反向输入端连接所述参考电压，所述第二比较器的正向输入端连接共模电压，所述第二比较器的输出端与所述单端时间生成器的输入端电连接；与门结构，所述与门结构的输入端分别与所述第一比较器的输出端和所述第二比较器的输出端电连接；第一mos管，栅极与所述与门结构的输出端电连接，所述第一mos管的漏极连接所述共模电压，所述第一mos管的源极通过第一电流源接地；第二mos管，栅极与所述与门结构的输出端电连接，所述第二mos管的漏极与所述精细模数转换单元的输出端电连接，所述第二mos管的源极通过第二电流源接地。
11.根据本发明的一些实施例，所述第一时间数字转换器为4位闪烁型时间数字转换器，所述第二时间数字转换器为3.5位游标时间数字转换器。
12.本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
13.本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
14.图1为现有技术中，采用65nm cmos工艺的延迟单元在1.2v和0.6v电源下的随电压变化的时间延迟情况；
15.图2为本发明实施例的逐次逼近型模数转换器的结构示意图；
16.图3为本发明实施例的精细模数转换单元和粗略模数转换单元的结构示意图；
17.图4为本发明实施例的电压时间转换器的结构示意图；
18.图5为本发明实施例的第一时间数字转换器和第二时间数字转换器的结构示意图；
19.附图标记：
20.精细模数转换单元110、粗略模数转换单元120、检测跳过逻辑结构130、电压时间转换器200、单端时间生成器300、第一时间数字转换器400、时间余量生成器500、第二时间数字转换器600、求和器700、数据组合逻辑结构800。
具体实施方式
21.本部分将详细描述本发明的具体实施例，本发明之较佳实施例在附图中示出，附图的作用在于用图形补充说明书文字部分的描述，使人能够直观地、形象地理解本发明的每个技术特征和整体技术方案，但其不能理解为对本发明保护范围的限制。
22.在本发明的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
23.本发明的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。
24.如图2所示，根据本发明实施例的逐次逼近型模数转换器，包括精细模数转换单元110、粗略模数转换单元120、检测跳过逻辑结构130、电压时间转换器200、单端时间生成器300、第一时间数字转换器400、时间余量生成器500、第二时间数字转换器600、求和器700和数据组合逻辑结构800；其中，粗略模数转换单元120和精细模数转换单元110之间通过检测跳过逻辑结构130实现连接；电压时间转换器200的输入端与精细模数转换单元110的输出端电连接；单端时间生成器300的输入端与电压时间转换器200的输出端电连接；第一时间数字转换器400的输入端与单端时间生成器300的输出端电连接；第二时间数字转换器600的输入端通过时间余量生成器500与第一时间数字转换器400的输出端电连接；求和器700的输入端分别与第一时间数字转换器400的输出端和第二时间数字转换器600的输出端电连接；数据组合逻辑结构800分别与精细模数转换单元110的输出端、粗略模数转换单元120的输出端、单端时间生成器300的输出端和求和器700的输出端电连接。
25.具体地，如图2所示，在一些实施例中，精细模数转换单元110的精度为7位，而粗略模数转换单元120的精度为4位，精细模数转换单元110和粗略模数转换单元120的具体结构如图3所示。当模拟信号源输入时，精细模数转换单元110和粗略模数转换单元120同时对模拟信号源进行采样和初步量化；由图3可以看出，精细模数转换单元110和粗略模数转换单元120均是通过电容的下极板来进行采样的，下极板采样可以有效的抑制采样开关的电荷注入效应，因为电容上极板的共模电压v
cm
的开关φs比下极板的采样开关提前关断，这样下极板的采样开关的沟道内的电荷就没有通路释放，也就不会有电荷注入了。同时，输入电压v
in
与共模电压v
cm
之间形成自举开关结构，这样可以保证采样开关的导通电阻保持比较小并且恒定，而且采样开关的尺寸可以减小，从而降低采样开关自身的非线性电容，抑制谐波。输入电压v
in
经过粗略模数转换单元120的采样和量化后，获得前四位有效位，并分别发送至数据组合逻辑结构800和检测跳过逻辑结构130。粗略模数转换单元120的输出结果经过检测跳过逻辑结构130的筛选后，检测并跳过不必要的部分，并将前四位有效位转移至精细模数转换单元110，以放宽三个最高有效位在精细模数转换单元110中的重建时间，从而具备高速和高线性度的优点。其中，检测跳过逻辑结构130的结构和原理可以参考文献“y.lim and m.p.flynn,“a 1mw 71.5db sndr 50ms/s 13bit fully differential ring amplifier based sar-assisted pipeline adc,”ieee j.solid-state circuits,vol.50,no.12,pp.2901
–
2911,dec.2015”，在此不做赘述。
26.实际上，在7位精细模数转换单元110中，还具有一位冗余位，插入这一冗余位的目的是用来覆盖从粗略模数转换单元120到精细模数转换单元110转换的过程中发生的增益和失配。最终，精细模数转换单元120输出后四位至数据组合逻辑结构800中，其中有一位冗余，故实际输出的有效位为3位。这样一来，精细模数转换单元110和粗略模数转换单元120的实际有效输出为7bit。此外，为了降低功耗、更好地实现高效节能，粗略模数转换单元120的比较器的尺寸为精细模数转换单元110的比较器的尺寸的一半。
27.如图2所示，输入信号在经过精细模数转换单元110和粗略模数转换单元120的采样和初步量化后，将残余电压信号输出至一个包含放电分支和阈值交叉检测器的电压时间转换器200，由vtc将残余电压信号转换成时间差信号，并发送给单端时间生成器300。其中，电压时间转换器200的具体结构请参考图4。电压时间转换器200包括第一比较器u1、第二比较器u2、与门结构、第一mos管m1、第一电流源q1、第二mos管m2和第二电流源q2；第一比较器u1的正向输入端与精细模数转换单元110的输出端电连接，第一比较器u1的反向输入端连接参考电压v
ref
，第一比较器u1的输出端与单端时间生成器300的输入端电连接；第二比较器u2的反向输入端连接参考电压v
ref
，第二比较器的正向输入端连接共模电压v
cm
，第二比较器u2的输出端与单端时间生成器300的输入端电连接；与门结构的输入端分别与第一比较器u1的输出端和第二比较器u2的输出端电连接；第一mos管m1的栅极与与门结构的输出端电连接，第一mos管m1的漏极连接共模电压v
cm
，第一mos管m1的源极通过第一电流源q1接地；第二mos管m2的栅极与与门结构的输出端电连接，第二mos管m2的漏极与精细模数转换单元110的输出端电连接，第二mos管m2的源极通过第二电流源q2接地。其中，第一比较器u1和第二比较器u2之间形成上述的tcd结构。电压时间转换器200建立了电压域与时域转换之间的接口，基于电流放电的电压时间转换器200提供了一个单独的电流分支，使得电压时间转换器200与后端的两步tdc之间的pvt内部跟踪成为可能，从而解决由于vtc与tdc的延迟单元之间的放电电流不均匀，而导致影响pvt追踪能力的问题。本实施例的基于放电结构的vtc，其对延迟单元的放电电流均匀，从而改进了跟踪能力，协助保证高分辨率模数转换器的鲁棒性，通过tcd结构实现了更好的噪声和线性性能，并提升了vtc的转换速度。
28.单端时间生成器300接收到vtc输出的时间差信号后，输出1个符号位结果给数据组合逻辑结构800，并输出信号至第一时间数字转换器400。在本示例中，第一时间数字转换器400采用的是4位闪烁型时间数字转换器，第二时间数字转换器600采用的是3.5位游标时间数字转换器，第一时间数字转换器400和第二时间数字转换器600之间通过时间余量生成器500组合在一起，形成两步tdc结构，以实现固有的pvt稳定性，从而使得本实施例的两步tdc比传统的两步tdc结构的转换速度更快，第一时间数字转换器400和第二时间数字转换器600的具体结构可以参考图5。传统的两步tdc通常通过时间放大器将两个低分辨率的tdc组合在一起，以获得更好的时间分辨率，这比带有大量延迟单元和调节器的flash tdc具有更好的能量效率。然而，时间放大器受pvt灵敏度和低线性度影响，所需的校准显著增加了设计复杂性和功耗。时间差信号经过第一时间数字转换器400和第二时间转换器600的转换后，由第一时间数字转换器400输出4位数字，第二时间数字转换器600输出3.5位数字，两者通过求和器700发送给数据组合逻辑结构800。在第二时间转换器600中，3.5位游标tdc将lsb步长减小4倍，从而将vtc的转换速率增加4倍。在数据组合逻辑结构800中，来自sar adc100的有效位输出为7位，来自两步tdc的有效位输出为6位，还有一位来自单端时间生成
器300的冗余位输出；也就是说，整个电路最终的实际输出为13位。
29.综上所述，本发明实现了一种低功耗下的13位20-ms/s转换速率的由两步tdc辅助的逐次逼近寄存器型模数转换器。本架构中的vtc和两步tdc只通过内部追踪就可以实现pvt的稳定性，因此不会产生额外的功耗。通过检测跳过逻辑结构130的开关方案和两步tdc中的偏移位方案，最终可以实现13位线性度输出，在20ms/s转换速率及0.6v的电压供应下，具有71.0db的信噪比和失真比，89.5db的无杂散动态范围，其施赖尔品质因数为181.9db。当经历从-50℃到90℃及正负5％的电压变化过程后，sndr的变化量小于0.8db。
30.本发明实施例的逐次逼近型模数转换器，采用了精细模数转换单元110和粗略模数转换单元120相结合的方式，粗略模数转换单元120的精度虽然较低，但其功耗小，在较低的有效位数可以通过粗略模数转换单元120来实现所需的功能，从而节省功耗；而通过采用检测跳过逻辑结构130，则加快了转换速率，具备高速和高线性度的优点；通过vtc和两步tdc内部的pvt追踪技术来跟踪tdc的lsb变化，从而具备更好的pvt鲁棒性，实现整个架构在低至0.6v的电源电压下能够正常运行。
31.在本说明书的描述中，参考术语“一个实施例”、“进一步实施例”、“一些具体实施例”或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
32.尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。
技术特征：1.一种逐次逼近型模数转换器，其特征在于，包括：精细模数转换单元；粗略模数转换单元，所述粗略模数转换单元和所述精细模数转换单元之间通过检测跳过逻辑结构实现连接；电压时间转换器，输入端与所述精细模数转换单元的输出端电连接；单端时间生成器，输入端与所述电压时间转换器的输出端电连接；第一时间数字转换器，输入端与所述单端时间生成器的输出端电连接；第二时间数字转换器，输入端通过时间余量生成器与所述第一时间数字转换器的输出端电连接；求和器，输入端分别与所述第一时间数字转换器的输出端和所述第二时间数字转换器的输出端电连接；数据组合逻辑结构，分别与所述精细模数转换单元的输出端、所述粗略模数转换单元的输出端、所述单端时间生成器的输出端和所述求和器的输出端电连接。2.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，所述精细模数转换单元与所述粗略模数转换单元两者的输出信号之间具有一个冗余位。3.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，所述粗略模数转换单元的比较器的尺寸为所述精细模数转换单元的比较器的尺寸的一半。4.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，所述精细模数转换单元和所述粗略模数转换单元通过电容下极板和自举开关完成输入信号的采样。5.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，所述电压时间转换器包括：第一比较器，正向输入端与所述精细模数转换单元的输出端电连接，所述第一比较器的反向输入端连接参考电压，所述第一比较器的输出端与所述单端时间生成器的输入端电连接；第二比较器，反向输入端连接所述参考电压，所述第二比较器的正向输入端连接共模电压，所述第二比较器的输出端与所述单端时间生成器的输入端电连接；与门结构，所述与门结构的输入端分别与所述第一比较器的输出端和所述第二比较器的输出端电连接；第一mos管，栅极与所述与门结构的输出端电连接，所述第一mos管的漏极连接所述共模电压，所述第一mos管的源极通过第一电流源接地；第二mos管，栅极与所述与门结构的输出端电连接，所述第二mos管的漏极与所述精细模数转换单元的输出端电连接，所述第二mos管的源极通过第二电流源接地。6.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，所述第一时间数字转换器为4位闪烁型时间数字转换器，所述第二时间数字转换器为3.5位游标时间数字转换器。
技术总结本发明公开了一种逐次逼近型模数转换器，包括精细模数转换单元、粗略模数转换单元、电压时间转换器、单端时间生成器、第一时间数字转换器、第二时间数字转换器、求和器和数据组合逻辑结构；粗略模数转换单元和精细模数转换单元之间通过检测跳过逻辑结构连接；精细模数转换单元依次与电压时间转换器、单端时间生成器和第一时间数字转换器电连接；第二时间数字转换器通过时间余量生成器与第一时间数字转换器电连接；求和器与第一时间数字转换器和第二时间数字转换器电连接；数据组合逻辑结构与精细模数转换单元、粗略模数转换单元、单端时间生成器和求和器电连接。根据本发明的逐次逼近型模数转换器，转换速度较快，且具有较好的PVT鲁棒性。PVT鲁棒性。PVT鲁棒性。
技术研发人员：陈知行
受保护的技术使用者：珠海澳芯创科集成电路有限公司
技术研发日：2022.03.21
技术公布日：2022/7/5
