一种电流阻挡层、电流阻挡层的制备方法及LED芯片与流程

allin2022-07-12  88


一种电流阻挡层、电流阻挡层的制备方法及led芯片
技术领域
1.本发明涉及led技术领域,特别涉及一种电流阻挡层、电流阻挡层的制备方法及led芯片。


背景技术:

2.发光二极管(light emitting diode,简称:led)是一种能发光的半导体电子元件,由于其体积小、亮度高、能耗低等特点,吸引了越来越多研究者的注意。
3.传统的led芯片中通常设置有电流阻挡层,电流阻挡层的存在使得注入电流绝大部分流向电极以外的有源区,增加了电流的横向输运,有效地减小了电极正下方的电流占全部注入电流的比例,也降低了这部分电流所带来的热效应,提高了led的光提取效率,有效提升了led芯片的性能。
4.随着社会的发展,人们对led芯片性能的追求越来越高,于是也对电流阻挡层提出了新的要求,即制备出分辨率更高的纳米线宽的电流阻挡层,为了制备该电流阻挡层,通常的方法是采用涂胶机、曝光机、显影机台制作光刻胶掩膜图形,经由化学湿蚀刻工艺将图形制作出,但该方法制备的电流阻挡层成本过高,且分辨率较低,无法有效的实现产品商业化。


技术实现要素:

5.基于此,本发明的目的是提供一种电流阻挡层、电流阻挡层的制备方法及led芯片,在保证较低的制作成本的同时,制备出纳米级线宽的电流阻挡层。
6.根据本发明实施例当中的一种电流阻挡层的制备方法,其特征在于,所述制备方法包括:
7.提供一生长所需的p型层,同时,利用纳米压印做出纳米级线宽掩膜层;
8.在所述p型层上沉积绝缘膜层,并通过所述纳米级线宽掩膜层对所述绝缘膜层进行一次掩膜处理,得到图案化绝缘膜层;
9.将所述图案化绝缘膜层中的非掩膜部加工至预定厚度,并将残胶去除,得到薄层图案化绝缘膜层;
10.将所述薄层图案化绝缘膜层通过二次掩膜分成工作区域和非工作区域,并将所述非工作区域的薄层图案化绝缘膜层去除,同时,将所述工作区域的薄层图案化绝缘膜层中的残胶去除,得到所述电流阻挡层。
11.优选地,所述提供一生长所需的p型层,同时,利用纳米压印做出纳米级线宽掩膜层的步骤具体包括:
12.通过搅拌机台制作出软模板胶体,搅拌时间为20min~60min,静置时间为4h~8h;
13.将所述软模板胶体放入软模板制作机台中,制备得到软模板,其中,制备温度为100℃~150℃,胶量为50g~100g,消气泡次数为10次~50次;
14.将所述软模板放入压印机台内,制备得到所述纳米级线宽掩膜层,其中,条件设定
为温度为40℃~80℃,一次压力为0.5kpa~3kpa,二次压力10kpa~20kpa,增压位置为30mm~40mm,曝光时间为20s~60s,变速位置为10mm~20mm,压印时间为30s~120s,所述纳米级线宽掩膜层的图案高度为20nm~100nm。
15.优选地,所述绝缘膜层沉积的厚度为700a~10000a,且在沉积过程中,通过高低射频的交互使用,改变膜质应力,其中,射频功率设置为50w~200w,温度设置为低温150℃~250℃或高温300℃~450℃。
16.优选地,所述非掩膜部加工的工艺为湿法或干法蚀刻工艺。
17.优选地,在进行所述残胶去除时,通过有机溶剂将所述残胶去除。
18.优选地,所述将所述薄层图案化绝缘膜层通过二次掩膜分成工作区域和非工作区域,并将所述非工作区域的薄层图案化绝缘膜层去除,同时,将所述工作区域的薄层图案化绝缘膜层中的残胶去除,得到所述电流阻挡层的步骤之前还包括:
19.制备光刻胶掩膜版,所述光刻胶掩膜版用于对所述薄层图案化绝缘膜层的部分区域进行保护,保护得到的区域为所述工作区域。
20.优选地,所述非工作区域的薄层图案化绝缘膜层去除的工艺为boe湿法蚀刻工艺。
21.根据本发明实施例当中的一种电流阻挡层,由上述的电流阻挡层的制备方法制得,所述电流阻挡层包括p型层保护部和所述p型层保护部远离p型层的一侧向外延伸出的电流引导部,且所述电流引导部垂直于所述p型层保护部。
22.优选地,所述电流引导部的高度为20nm~100nm。
23.根据本发明实施例当中的一种led芯片,包括上述的电流阻挡层。
24.与现有技术相比:在提供的p型层上沉积绝缘膜层,并利用纳米压印做出纳米级线宽掩膜层对绝缘膜层进行一次掩膜处理,将掩膜层的图案复制在绝缘膜层上,得到图案化绝缘膜层,再将图案化绝缘膜层中的非掩膜部加工至预定厚度后,进行二次掩膜处理,得到的非工作区域的薄层图案化绝缘膜层进行去除,保留下的工作区域的薄层图案化绝缘膜层进行残胶去除处理,即完成了纳米级线宽电流阻挡层的制备,具体的,传统的通过曝光机选型后制作的具有纳米级线宽的电流阻挡层的成本及其昂贵,因为曝光机本身属于高精尖设备,而在本发明中,只在二次掩膜处理过程中使用曝光机技术,大大降低了曝光机的使用时长,从而保证了纳米级线宽电流阻挡层的低成本制作。
附图说明
25.图1为本发明实施例一当中的电流阻挡层的结构示意图;
26.图2为本发明实施例二当中的本发明实施例二提出的一种电流阻挡层的制备方法的流程图;
27.图3为本发明实施例二当中的本发明实施例二提出的利用纳米压印做出的掩膜层的效果图。
具体实施方式
28.为了便于理解本发明,下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的若干实施例。但是,本发明可以以许多不同的形式来实现,并不限于本文所描述的实施例。相反地,提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
29.需要说明的是,当元件被称为“固设于”另一个元件,它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件,它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
30.除非另有定义,本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的,不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
31.电流阻挡层是led芯片中必不可少的一部分,led芯片正极如果没有电流阻挡层,芯片会出现电流分布不均,电流拥挤效应,电极烧毁等现象。由于蓝宝石的绝缘性,传统led的n电极和p电极都做在芯片出光面的同一侧,电流需横向流动,该结构的问题是掺mg的p型gan层电导率远低于n型gan层,电流横向流动时的电阻较高,使得电流密度大的区域主要集中在正电极下方及附近,出现正电极周围电流拥挤效应,影响led发光发热均匀性和远场发射的稳定性,以及led的可靠性。电流拥挤效应还会使得led局部因为电流密度过高出现led内量子效率下降的现象,而且,金属电极不透明,会吸收部分光能量,电极底部有源区发光越强,金属电极吸光作用也会越强,使得led的光提取效率降低。
32.因此在p电极正下方,透明导电层(transparent conductive film,简称tcf),又称透明电极,最主要的应用是ito膜,与p-gan之间设计一层绝缘层介质(如sio2)充当电流阻挡层(current blocking layer,简称cbl),电流阻挡层可以阻挡电流直接流向p电极下方,减小了p电极下方及附近有源区的电流密度,缓解了p电极附近的电流拥挤效应,更多的电流将会扩散出去,led的内量子效率及出光效率都将得到提高。
33.实施例一
34.请参阅图1,所示为本发明实施例一中的电流阻挡层的结构示意图,包括p型层保护部12和p型层保护部12远离p型层的一侧向外延伸出的电流引导部11,且电流引导部11垂直于p型层保护部12。
35.其中,电流阻挡层的材料为sio2、sin
x
、tio
x
、al2o3等一种或多种绝缘材料,p型层为p型gan层,电流阻挡层沉积于p型gan层之前,且位于p型gan层的中部,具体的,p型层保护部12与p型gan层接触,阻挡电流直接流向p型gan层下方,减小了p型gan层下方及附近有源区的电流密度。
36.在本实施例当中,电流引导部11为若干阵列排布的柱状体,柱状体的高度为20nm~100nm,需要说明的是,柱状体型态可改变光源出光角度,提升光的提取率。
37.实施例二
38.请参阅图2和图3,图2为本发明实施例二提出的一种电流阻挡层的制备方法,用于制备上述实施例一当中的电流阻挡层,图3为本发明实施例二提出的利用纳米压印做出的掩膜层的效果图,所述方法具体包括步骤s21至步骤s24,其中:
39.步骤s21,提供一生长所需的p型层,同时,利用纳米压印做出纳米级线宽掩膜层。
40.需要说明的是,led芯片的制作通常从外延片的生长开始,一般在蓝宝石衬底等衬底上外延生长外延层,在本实施例当中,需要提前将制备电流阻挡层的纳米级线宽掩膜层准备好,在生长p型gan层结束后,对纳米级线宽掩膜层进行使用。
41.具体的,纳米级线宽掩膜层的制备方法为,首先将胶体原材料投入搅拌机台中,通过搅拌机台制作出软模板胶体,其中,搅拌机台的搅拌时间设置为20min~60min,搅拌结束后,需静置4h~8h方可投入下一道工序,随后,取软模板胶体胶量50g~100g投入软模板制作机台中,制备得到软模板,其中,制备温度为100℃~150℃,消气泡次数为10次~50次,最后,将软模板放入压印机台内,制备纳米级线宽掩膜层,其中,条件设定为温度为40℃~80℃,一次压力为0.5kpa~3kpa,二次压力10kpa~20kpa,增压位置为30mm~40mm,曝光时间为20s~60s,变速位置为10mm~20mm,压印时间为30s~120s,获得图案高度为20nm~100nm的纳米级线宽掩膜层。
42.步骤s22,在所述p型层上沉积绝缘膜层,并通过所述纳米级线宽掩膜层对所述绝缘膜层进行一次掩膜处理,得到图案化绝缘膜层。
43.在本实施例当中,在p型层上使用pecvd(等离子体增强化学气相沉积)设备沉积700a~10000a的绝缘膜层,其中,绝缘膜层材料为sio2、sin
x
、tio
x
、al2o3等一种或多种绝缘材料,在沉积过程中,通过高低射频的交互使用,改变膜质应力,具体的,射频功率设置为50w~200w,温度设置为低温150℃~250℃或高温300℃~450℃。
44.另外,通过预先制作好的纳米级线宽掩膜层对绝缘膜层进行一次掩膜处理,将纳米级线宽掩膜层的图案复制于绝缘膜层上,使得绝缘膜层具有形貌,即图案化绝缘膜层。
45.步骤s23,将所述图案化绝缘膜层中的非掩膜部加工至预定厚度,并将残胶去除,得到薄层图案化绝缘膜层。
46.需要说明的是,为了使电流阻挡层的柱状体形状更理想,需对非掩膜部,即非柱状体区域进行加工,即采用湿法或干法蚀刻工艺对其做部分腐蚀,以至于将图形做出,其中,图案化绝缘膜层底部需要有残留,以对p型gan层进行保护,若采用湿法蚀刻工艺腐蚀非掩膜部,需先测试出药液对于图案化绝缘膜层的腐蚀速率,才能保证蚀刻出图案化绝缘膜层底部的理想厚度,若采用干法蚀刻工艺腐蚀非掩膜部,同样需要确定干法蚀刻速率,以便后续定位残留图案化绝缘膜层厚度停止点。
47.另外,蚀刻完成后,需要利用ekc溶剂或spm溶剂将剩余光刻胶去除,得到薄层图案化绝缘膜层。
48.步骤s24,将所述薄层图案化绝缘膜层通过二次掩膜分成工作区域和非工作区域,并将所述非工作区域的薄层图案化绝缘膜层去除,同时,将所述工作区域的薄层图案化绝缘膜层中的残胶去除,得到所述电流阻挡层。
49.可以理解的,在二次掩膜前,需要有提前制备好的光刻胶掩膜版,而该光刻胶掩膜版通过常规的涂胶机、曝光机以及显影机台将图形做出,主要用于对薄层图案化绝缘膜层的部分区域进行保护,保护得到的区域为工作区域,而未被保护到的为非工作区域,具体的,非工作区域的薄层图案化绝缘膜层通过boe湿法蚀刻进行去除,其中,利用ekc溶剂或spm溶剂将工作区域的薄层图案化绝缘膜层中的残胶去除,得到具有柱状体图形的电流阻挡层。
50.综上,本发明实施例当中的电流阻挡层、电流阻挡层的制备方法,在提供的p型层上沉积绝缘膜层,并利用纳米压印做出纳米级线宽掩膜层对绝缘膜层进行一次掩膜处理,将掩膜层的图案复制在绝缘膜层上,得到图案化绝缘膜层,再将图案化绝缘膜层中的非掩膜部加工至预定厚度后,进行二次掩膜处理,得到的非工作区域的薄层图案化绝缘膜层进
行去除,保留下的工作区域的薄层图案化绝缘膜层进行残胶去除处理,即完成了纳米级线宽电流阻挡层的制备,具体的,传统的通过曝光机选型后制作的具有纳米级线宽的电流阻挡层的成本及其昂贵,因为曝光机本身属于高精尖设备,而在本发明中,只在二次掩膜处理过程中使用曝光机技术,大大降低了曝光机的使用时长,从而保证了纳米级线宽电流阻挡层的低成本制作。
51.实施例三
52.本发明实施例三提供一种led芯片,包括上述实施例一当中的电流阻挡层,所述电流阻挡层可由上述实施例二当中的电流阻挡层的制备方法制作得到。
53.以上所述实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对本发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。因此,本发明专利的保护范围应以所附权利要求为准。
转载请注明原文地址: https://www.8miu.com/read-87.html

最新回复(0)